Bài giảng Thiết kế mạch logic - Bài 4: Mạch logic tổ hợp

Nội dung text: Bài giảng Thiết kế mạch logic - Bài 4: Mạch logic tổ hợp

1. THIẾT KẾ MẠCH LOGIC 2016 MẠCH LOGIC TỔ HỢP BÀI 4 Nội dung 1. Khái niệm chung 2. Phân tích mạch logic tổ hợp 3. Thiết kế mạch logic tổ hợp 4. Mạch số học 5. Bộ ghép kênh và tách kênh 6. Mạch tạo và kiểm tra chẵn lẻ 7. Mạch mã hóa và giải mã 8. Đơn vị số học và logic (ALU) 9. Hazzards 1
2. THIẾT KẾ MẠCH LOGIC 2016 1. Khái niệm chung Đặc điểm cơ bản của mạch tổ hợp • Giá trị của tín hiệu đầu ra chỉ phụ thuộc vào tổ hợp các giá trị tín hiệu đầu vào ở thời điểm đang xét . • Cấu trúc gồm các cổng logic, không gồm phần tử nhớ Vậy các mạch điện cổng và các mạch logic ở bài 3 đều là các mạch tổ hợp. Phương pháp biểu diễn chức năng logic • Các phương pháp thường dùng là hàm số logic, bảng trạng thái, bảng Cac nô, đôi khi là đồ thị thời gian dạng xung. • Vi mạch cỡ nhỏ (SSI) thường biểu diễn bằng hàm logic. • Vi mạch cỡ vừa (MSI) thường biểu diễn bằng bảng trạng thái. Khái niệm chung (2) Phương pháp biểu diễn chức năng logic (tiếp) • Sơ đồ khối tổng quát của mạch logic tổ hợp: • Có thể có n lối vào và m lối ra. • Mỗi lối ra là 1 hàm của các biến vào • Quan hệ vào, ra được thể hiện bằng hệ phương trình tổng quát sau: Y0 = f0(x0, x1, , xn-1); Y1 = f1(x0, x1, , xn-1); • Lưu ý: hàm ra của mạch logic tổ hợp chỉ phụ thuộc các biến vào mà không phụ thuộc vào trạng thái của mạch. trạng thái ra chỉ tồn tại trong thời gian có tác động vào. • Dạng mạch logic tổ hợp rất phong phú, phạm vi ứng dụng của chúng rất rộng. 2
3. THIẾT KẾ MẠCH LOGIC 2016 2. Phân tích mạch logic tổ hợp - Định nghĩa: là đánh giá, phê phán một mạch. Trên cơ sở đó, có thể rút gọn, chuyển đổi dạng thực hiện của mạch điện để có được lời giải tối ưu theo một nghĩa nào đấy. - Mạch tổ hợp có thể bao gồm hai hay nhiều tầng, mức độ phức tạp của của mạch cũng rất khác nhau. - Thực hiện: • Nếu mạch đơn giản: ta tiến hành lập bảng trạng thái viết biểu thức rút gọn, tối ưu (nếu cần) vẽ lại mạch điện. • Nếu mạch phức tạp : ta tiến hành phân đoạn mạch để viết biểu thức rút gọn, tối ưu (nếu cần) vẽ lại mạch điện. Ví dụ Phân tích mạch logic tổ hợp với sơ đồ logic sau? Bảng trạng thái mô tả hoạt động của mạch Viết biểu thức rút gọn, tối ưu (nếu cần) vẽ lại mạch điện 3
4. THIẾT KẾ MẠCH LOGIC 2016 3. Thiết kế mạch logic tổ hợp là bài toán ngược với bài toán phân tích. Nội dung thiết kế được thể hiện theo tuần tự sau: 1. Phân tích bài toán đã cho để gắn hàm và biến, xác lập mối quan hệ logic giữa hàm và các biến đó; 2. Lập bảng trạng thái tương ứng; 3. Từ bảng trạng thái có thể viết trực tiếp biểu thức đầu ra hoặc thiết lập bảng Cac nô tương ứng; 4. Dùng phương pháp thích hợp để rút gọn, đưa hàm về dạng tối giản hoặc tối ưu theo mong muốn; 5. Vẽ mạch điện thể hiện. Thiết kế mạch logic tổ hợp Ví dụ: Một ngôi nhà hai tầng. Người ta lắp hai chuyển mạch hai chiều tại hai tầng, sao cho ở tầng nào cũng có thể bật hoặc tắt đèn. Hãy thiết kế một mạch logic mô phỏng hệ thống đó? Lời giải: • Hệ thống chiếu sáng như sơ đồ • Biểu thức của hàm là: 4
5. THIẾT KẾ MẠCH LOGIC 2016 4. Mạch số học • Mạch cộng • Mạch so sánh Mạch cộng: Mạch bán tổng (HA) Định nghĩa: Mạch logic thực hiện phép cộng hai số nhị phân 1 bit. Sơ đồ mô phỏng Bảng trạng thái Sơ đồ mạch logic HA 5
6. THIẾT KẾ MẠCH LOGIC 2016 Mạch cộng: Mạch toàn tổng Định nghĩa: Mạch logic thực hiện phép cộng hai số nhị phân 1 bit có chân nhớ đầu vào. Sơ đồ khối Bảng trạng thái • = ⨁⨁ • = . + (⨁) Mạch cộng: Mạch cộng nhị phân song song • Gồm nhiều bộ cộng hai số nhị phân một bit ghép lại với nhau để thực hiện phép cộng hai số nhị phân nhiều bit. • Sơ đồ khối của bộ cộng song song: • Trong thực tế người ta thường sản xuất bộ tổng 4 bit. Muồn cộng nhiều bit, có thể hợp nối tiếp một vài bộ tổng một bit theo phương pháp nêu trên. • Một trong những bộ cộng thông dụng hiện nay là 7483. IC này được sản xuất theo hai loại: 7483 và 7483A với logic vào, ra khác nhau. 6
7. THIẾT KẾ MẠCH LOGIC 2016 Mạch so sánh • Hai số cần so sánh có thể là các số nhị phân, có thể là các ký tự đã mã hoá nhị phân. • Mạch so sánh có thể hoạt động theo kiểu nối tiếp hoặc theo kiểu song song. • Bộ so sánh bằng nhau • Bộ so sánh bằng nhau 1 bit • Bộ so sánh bằng nhau 4 bit • Bộ so sánh • Bộ so sánh 1 bit • Bộ so sánh 4 bit (So sánh lớn hơn) Bộ so sánh bằng nhau • Bộ so sánh bằng nhau 1 bit Bảng trạng thái của bộ so sánh • Xét 2 bit a và b , gọi g là kết quả so sánh. bằng 1 bit i i i a b g • Hàm đầu ra: i i i 0 0 1 0 1 0 1 0 0 1 1 1 • Bộ so sánh bằng nhau 4 bit So sánh hai số nhị phân 4 bit A = a3a2a1a0 với B = b3b2b1b0. Có A = B ⇔ a3 = b3, a2 = b2, a1 = b1, a0 = b0. Biểu thức đầu ra tương ứng là: G = g3g2g1g0 với: 7
8. THIẾT KẾ MẠCH LOGIC 2016 Bộ so sánh 1 bit Bộ so sánh 4 bit (So sánh lớn hơn) So sánh hai số nhị phân 4 bit A = a3a2a1a0 với B = b3b2b1b0. Có A > B khi: • hoặc a3 > b3, • hoặc a3 = b3, và a2 > b2, • hoặc a3 = b3, và a2 = b2, và a1 > b1, • hoặc a3 = b3, và a2 = b2, và a1 = b1, và a0 > b0. Từ đó ta có biểu thức hàm ra là: 8
9. THIẾT KẾ MẠCH LOGIC 2016 Nội dung 1. Khái niệm chung 2. Phân tích mạch logic tổ hợp 3. Thiết kế mạch logic tổ hợp 4. Mạch số học 5. Bộ ghép kênh và tách kênh 6. Mạch tạo và kiểm tra chẵn lẻ 7. Mạch mã hóa và giải mã 8. Đơn vị số học và logic (ALU) 9. Hazzards 5. Bộ ghép kênh và tách kênh Bộ ghép kênh (MUX- Multiplexer) • Định nghĩa: là 1 dạng mạch tổ hợp cho phép chọn 1 trong nhiều đường đường vào song song (các kênh vào) để đưa tới 1 đường ra. • MUX hoạt động như 1 công tắc nhiều vị trí được điều khiển bởi mã số ở dạng số nhị phân. Tuỳ tổ hợp số nhị phân này mà ở bất kì thời điểm nào chỉ có 1 đường vào được chọn và cho phép đưa tới đường ra • Các mạch ghép kênh thường gặp là 2 sang 1, 4 sang 1, 8 sang 1, Nói chung là từ 2n sang 1. Bộ tách kênh (DEMUX- DeMultiplexer) • Định nghĩa: là 1 dạng mạch tổ hợp cho phép tách kênh truyền thành 1 trong các kênh dữ liệu song song tuỳ vào mã chọn đường vào. • có 1 lối vào dữ liệu, n lối vào điều khiển, 1 lối vào chọn mạch và 2n lối ra • Tuỳ theo mã số được áp vào đường chọn mà dữ liệu từ 1 đường sẽ được đưa ra đường nào trong số các đường song song • Các mạch tách kênh thường gặp là 1 sang 2, 1 sang 4, 1 sang 8, Nói chung là từ 1 sang 2n. 9
10. THIẾT KẾ MẠCH LOGIC 2016 Bộ ghép kênh (MUX-Multiplexer) • Phương trình tín hiệu ra của MUX 2n ⇒ 1: Thực chất, MUX là chuyển mạch điện tử dùng các tín hiệu điều khiển (An-1An- n 2 A0) để điều khiển sự nối mạch của lối ra với 1 trong số 2 lối vào. MUX được dùng như 1 phần tử vạn năng để xây dựng những mạch tổ hợp khác. IC 74151 là bộ MUX 8 lối vào dữ liệu - 1 lối ra Bộ ghép kênh (MUX-Multiplexer) • có 2n lối vào dữ liệu, n lối vào chọn (điều khiển), 1 lối vào cho phép và 1 lối ra • Mạch ghép kênh 4 sang 1 • 2 đường điều khiển chọn là S0 và S1 nên chúng tạo ra 4 trạng thái logic. Mỗi một trạng thái sẽ cho phép 1 đường vào I nào đó qua để truyền tới đường ra Y • đường G: được gọi là lối vào cho phép • Ở đây: khi G = 0 (mức thấp) thì hoạt động ghép kênh mới diễn ra; khi G = 1 thì bất chấp các đường vào song song và các đường chọn, đường ra vẫn giữ cố định mức thấp (0) 10
11. THIẾT KẾ MẠCH LOGIC 2016 Bộ ghép kênh (MUX-Multiplexer) • Mạch ghép kênh 4 sang 1 Sơ đồ mạch ghép kênh 4 đầu vào môt đâu ra Mạch ghép kênh 8 sang 1 • Thiết kế mạch ghép kênh 8 sang 1? Mạch gồm có 8 ngõ vào và một ngõ ra : - X0, X1, X2, X3, X4, X5, X6, X7 : Các kênh dữ liệu vào - Y : Kênh dữ liệu đầu ra - C1, C2, C3 : Các ngõ vào điều khiển 11
12. THIẾT KẾ MẠCH LOGIC 2016 Mạch ghép kênh 8 sang 1 Sơ đồ mạch ghép kênh 8 đầu vào môt đâu ra Một số IC dồn kênh hay dùng • 74LS151 có 8 đường vào dữ liệu, 1 đường vào cho phép G tác động ở mức thấp, 3 đường vào chọn C B A, đường ra Y còn có đường đảo của nó. • 74LS153 gồm 2 bộ ghép kênh 4:1 có 2 đường vào chọ n chung BA mỗi bộ có đường cho phép riêng, đường vào và đường ra riêng. • 74LS157 gồm 4 bộ ghép kênh 2:1 có chung đường vào cho phép G tác động ở mức thấp, chung đường chọn A. Đường vào dữ liệu 1I0, 1I1 có đường ra tương ứng là 1Y, đường vào dữ liệu 2I0, 2I1 có đường ra tương ứng là 2Y, 12
13. THIẾT KẾ MẠCH LOGIC 2016 Ứng dụng • Mở rộng kênh ghép: Các mạch ghép kênh ít đường vào có thể được kết hợp với nhau để tạo mạch ghép kênh nhiều đường vào. Ví dụ để tạo mạch ghép kênh 16:1 ta có thể ghép 2 IC 74LS151 Ứng dụng • Chuyển đổi song song sang nối tiếp: Mạch ở hình trên cho phép truyền dữ liệu 16 bit trên đường truyền nối tiếp thông qua IC dồn kênh 74LS150. Tất nhiên cần 1 mạch đếm để tạo mã số nhị phân 4 bit cho 4 đường chọn của mạch dồn kênh (chẳng hạn 74LS93). Mạch đếm hoạt động khiến mã chọn thay đổi từ 0000 rồi 0001, rồi đến 1111 và lại vòng trở lại 0000 đếm lên tiếp khiến dữ liệu vào song song được chuyển đổi liên tiếp sang nối tiếp. 13
14. THIẾT KẾ MẠCH LOGIC 2016 Bộ tách kênh (DEMUX-DeMultiplexer) • Phương trình tín hiệu ra của DEMUX 1 ⇒ 2n : • • Bộ tách kênh còn được gọi là bộ giải mã 1 trong 2n • Tại một thời điểm chỉ có 1 trong số 2n lối ra ở mức tích cực. • IC 74138 là bộ DEMUX 1 lối vào dữ liệu - 8 lối ra Bộ tách kênh (DEMUX-DeMultiplexer) • Mạch tách kênh 1 sang 4 • Mạch tách kênh từ 1 đường sang 4 đường nên số đường chọn phải là 2 • Khi đường cho phép G ở mức 1 thì nó cấm không cho phép dữ liệu vào được truyền ra ở bất kì đường nào nên tất cả các đường ra đều ở mức 0 • Như vậy khi G = 0 BA = 00 dữ liệu S được đưa ra đường Y0, nếu S = 0 thì Y0 cũng bằng 0 và nếu S = 1 thì Y0 cũng bằng 1,tức là S được đưa tới Y0; các ường • khác không đổi • Tương tự với các tổ hợp BA khác thì lần lượt ra ở S sẽ là Y1, Y2, Y3 14
15. THIẾT KẾ MẠCH LOGIC 2016 Bộ tách kênh (DEMUX-DeMultiplexer) • Mạch tách kênh 1 sang 4 Mạch tách kênh 1 ngõ vào 8 ngõ ra Trong đó: • X: Kênh dữ liệu vào • Y1, Y2, Y3, Y4, Y5, Y6, Y7, Y8: là các kênh đầu ra • C1, C2, C3 : là tín hiệu điều khiển 15
16. THIẾT KẾ MẠCH LOGIC 2016 Mạch tách kênh 1 ngõ vào 8 ngõ ra Trong đó: • X: Kênh dữ liệu vào • Y1, Y2, Y3, Y4, Y5, Y6, Y7, Y8: là các kênh đầu ra • C1, C2, C3 : là tín hiệu điều khiển Một số IC giải mã tách kênh hay dùng • 74LS138 là IC MSI giải mã 3 đường sang 8 đường hay tách kênh 1 đường sang 8 đường thường dùng Hoạt động tách kênh: • Dữ liệu vào nối tiếp vào đường E2, hay E3 (với đường còn lại đặt ở thấp). • Đặt G = 1 để cho phép tách kênh. Như vậy dữ liệu ra song song vẫn lấy ra ở các đường O0 đến O7. Chẳng hạn nếu mã chọn là 001thì dữ liệu nối tiếp S sẽ ra ở đường O1 và không bị đảo • A0, A1, A2 là 3 đường địa chỉ đường vào • E1, E2 là đường vào cho phép, tác động mức thấp • E3 là đường vào cho phép tác động mức cao • O0 đến O7 là 8 đường ra (tác động ở mức thấp ) 16
17. THIẾT KẾ MẠCH LOGIC 2016 6. Mạch tạo và kiểm tra chẵn lẻ Có nhiều phương pháp mã hoá dữ liệu để phát hiện lỗi và sửa lỗi khi truyền dữ liệu từ nơi này sang nơi khác. Phương pháp đơn giản nhất là thêm một bit vào dữ liệu được truyền đi sao cho số chữ số 1 trong dữ liệu luôn là chẵn hoặc lẻ. Bit thêm vào đó được gọi là bit chẵn/lẻ. Để thực hiện được việc truyền dữ liệu theo kiểu đưa thêm bit chẵn, lẻ vào dữ liệu chúng ta phải: Xây dựng sơ đồ tạo được bit chẵn, lẻ để thêm vào n bit dữ liệu. Xây dựng sơ đồ kiểm tra hệ xem đó là hệ chẵn hay lẻ với (n + 1) bit ở đầu vào (n bit dữ liệu, 1 bit chẵn/lẻ). Mạch tạo bit chẵn/lẻ Bảng trạng thái của mạch tạo bit chẵn lẻ Vào Ra d1 d2 d3 Xe Xo 0 0 0 0 1 • Xét trường hợp 3 bit dữ liệu d , d , d 1 2 3 0 0 1 1 0 • Gọi Xe, X0 là 2 bit chẵn, lẻ thêm vào dữ liệu. 0 1 0 1 0 • Từ bảng trạng thái ta thấy 0 1 1 0 1 1 0 0 1 0 • Và biểu thức của X0 và Xe là 1 0 1 0 1 1 1 0 0 1 1 1 1 1 0 17
18. THIẾT KẾ MẠCH LOGIC 2016 Mạch kiểm tra chẵn/lẻ Từ bảng trạng thái của mạch kiểm tra tính chẵn/lẻ ta thấy: • Fe = 1 nếu hệ là chẵn (Fe chỉ ra tính chẵn của hệ) • Fo = 1 nếu hệ là lẻ (Fo chỉ ra tính lẻ của hệ). • Hai hàm kiểm tra chẵn/lẻ luôn là phủ định của nhau. Mặt khác do tính chất của hàm cộng XOR, ta có: 74LS180 18
19. THIẾT KẾ MẠCH LOGIC 2016 Nội dung 1. Khái niệm chung 2. Phân tích mạch logic tổ hợp 3. Thiết kế mạch logic tổ hợp 4. Mạch số học 5. Bộ ghép kênh và tách kênh 6. Mạch tạo và kiểm tra chẵn lẻ 7. Mạch mã hóa và giải mã 1. Các loại mã thường dùng 2. Mạch mã hóa 3. Mạch giải mã 8. Đơn vị số học và logic (ALU) 9. Hazzards Mã BCD và mã dư 3 MÃ BCD (Binary Coded Decimal) Thập BCD • Cấu tạo: dùng 1 từ nhị phân 4 bit để mã hóa 10 kí hiệu phân 8421 thập phân, nhưng cách biểu diễn vẫn theo thập phân. 0 0000 1 0001 • Ví dụ với mã NBCD, các chữ số thập phân được nhị 2 0010 phân hoá theo trọng số 23, 22, 21, 20 nên có 6 tổ hợp 3 0011 dư, ứng với các số thập phân 10,11,12,13,14 và 15. 4 0100 • Ứng dụng: Do trọng số nhị phân của mỗi vị trí biểu 5 0101 diễn thập phân là tự nhiên nên máy có thể thực hiện 6 0110 trực tiếp các phép tính cộng, trừ, nhân, chia theo mã 7 0111 NBCD. 8 1000 • Nhược điểm: tồn tại tổ hợp toàn Zero, gây khó khăn 9 1001 trong việc đồng bộ khi truyền dẫn tín hiệu. 19
20. THIẾT KẾ MẠCH LOGIC 2016 Mã BCD và mã dư 3 Mã Dư-3 Thập BCD Mã • Cấu tạo: được hình thành từ mã NBCD bằng cách phân 8421 Dư 3 cộng thêm 3 vào mỗi tổ hợp mã. Như vậy, mã không 0 0000 0011 bao gồm tổ hợp toàn Zero. 1 0001 0100 • Ứng dụng để truyền dẫn tín hiệu mà không dùng 2 0010 0101 cho việc tính toán trực tiếp. 3 0011 0110 4 0100 0111 5 0101 1000 6 0110 1001 7 0111 1010 8 1000 1011 9 1001 1100 Mã Gray Thập phân Gray Gray Dư 3 • Còn được gọi là mã cách 1, là loại 0 0000 0010 mã mà các tổ hợp mã kế nhau chỉ 1 0001 0110 khác nhau duy nhất 1 bit. 2 0011 0111 • Loại mã này không có tính trọng số. 3 0010 0101 Do đó, giá trị thập phân đã được mã 4 0110 0100 hóa chỉ được giải mã thông qua bảng 5 0111 1100 mã mà không thể tính theo tổng trọng 6 0101 1101 số như đối với mã BCD. 7 0100 1111 8 1100 1110 • Mã Gray có thể được tổ chức theo nhiều bit. Bởi vậy, có thể đếm theo 9 1101 1010 mã Gray. 10 1111 1011 11 1110 1001 • Cũng tương tự như mã BCD, ngoài 12 1010 1000 mã Gray chính còn có mã Gray dư-3. 13 1011 0000 14 1001 0001 15 1000 0011 20
21. THIẾT KẾ MẠCH LOGIC 2016 Mã chẵn, lẻ Mã chẵn và mã lẻ là hai loại mã có BCD 8421 BCD 8421chẵn BCD 8421 lẻ khả năng phát hiện lỗi hay dùng P C PL nhất. 0000 0000 0 0000 1 Thiết lập: 0001 0001 1 0001 0 • thêm một bit chẵn/ lẻ (bit parity) 0010 0010 1 0010 0 vào tổ hợp mã đã cho 0011 0011 0 0011 1 • nếu tổng số bit 1 trong từ mã (bit 0100 0100 1 0100 0 tin tức + bit chẵn/lẻ) là chẵn thì ta 0101 0101 0 0101 1 được mã chẵn 0110 0110 0 0110 1 • mã lẻ thì ngược lại. 0111 0111 1 0111 0 1000 1000 1 1000 0 1001 1001 0 1001 1 Mạch mã hóa • Mã hoá là dùng văn tự, ký hiệu hay mã để biểu thị một đối tượng xác định • Bộ mã hoá là mạch điện thao tác mã hoá, có nhiều bộ mã hoá khác nhau, bộ mã hoá nhị phân, bộ mã hoá nhị - thập phân, bộ mã hoá ưu tiên v.v. • Mã nhị phân n bit có 2n trạng thái, có thể biểu thị 2n tín hiệu. Vậy để tiến hành mã hoá N tín hiệu, cần sử dụng n bit sao cho 2n ≥ N. • Một số loại mã thông dụng • Mã BCD và mã dư 3 • Mã Gray • Mã chẵn, lẻ • Mạch mã hoá • Mạch mã hoá từ thập phân sang BCD 8421 • Mạch mã hoá ưu tiên 21
22. THIẾT KẾ MẠCH LOGIC 2016 Mạch mã hoá từ thập phân sang BCD 8421 Sơ đồ khối tổng quát của mạch mã hoá • 10 lối vào (biến) x0, x1,. . ., x9 ứng với các chữ số thập phân từ 0 đến 9. • 4 lối ra A, B, C, D (hàm) thể hiện tổ hợp mã tương ứng với mỗi chữ số thập phân trên lối vào theo trọng số 8421. • Mạch mã hóa thực hiện biến đổi tín hiệu đầu vào thành môt từ mã nhị phân tương ứng ở đầu ra cụ thể như sau: 0 →0000 1→ 0001 2→ 0010 3→ 0011 4→ 0100 5 →0101 6→ 0110 7→ 0111 8→1000 9→1001 Mạch mã hoá từ thập phân sang BCD 8421 • Bảng trạng thái: • Từ bảng trạng thái ta có phương trình trạng thái ngõ ra như sau: 22
23. THIẾT KẾ MẠCH LOGIC 2016 Mạch mã hoá từ thập phân sang BCD 8421 • Từ phương trình trạng thái tối giản ta có sơ đồ mạch logic dùng phần tử OR như sau: Mạch mã hóa ưu tiên • Trong bộ mã hoá vừa xét, tín hiệu vào tồn tại độc lập, (không có trường hợp có 2 tổ hợp trở lên đồng thời tác động). trong trường hợp nhiều phím được nhấn cùng 1 lúc thì sẽ không thể biết được mã số sẽ ra là bao nhiêu ?! • Bộ mã hoá ưu tiên: giải quyết trường hợp có nhiều đầu vào tác động đồng thời. • Tức là bộ mã hoá ưu tiên chỉ tiến hành mã hoá tín hiệu vào nào có cấp ưu tiên cao nhất ở thời điểm xét. Việc xác định cấp ưu tiên cho mỗi tín hiệu vào là do người thiết kế mạch. • Xét nguyên tắc hoạt động và quá trình thiết kế của bộ mã hoá ưu tiên 9 lối vào, 4 lối ra. 23
24. THIẾT KẾ MẠCH LOGIC 2016 Mạch mã hóa ưu tiên (tiếp) D sẽ lấy logic 1 ứng với đầu vào là 1, 3, 5, 7, 9. Tuy nhiên, lối vào 1 chỉ hiệu lực khi tất cả các lối vào cao hơn đều bằng 0; lối vào 3 chỉ có hiệu lực khi 4, 6, 8 đều bằng 0 và tương tự đối với 5, 7, 9, nghĩa là: Vào thập phân Ra BCD 1 2 3 4 5 6 7 8 9 8 4 2 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 X 1 0 0 0 0 0 0 0 0 0 1 0 X X 1 0 0 0 0 0 0 0 0 1 1 X X X 1 0 0 0 0 0 0 1 0 0 X X X X 1 0 0 0 0 0 1 0 1 X X X X X 1 0 0 0 0 1 1 0 X X X X X X 1 0 0 0 1 1 1 X X X X X X X 1 0 1 0 0 0 X X X X X X X X 1 1 0 0 1 Mạch mã hóa ưu tiên (tiếp) Thiết kế mạch mã hóa ưu tiên 4-2? 24
25. THIẾT KẾ MẠCH LOGIC 2016 Mạch giải mã • Giải mã là một quá trình phiên dịch hàm đã được gán bằng một từ mã. • Mạch điện thực hiện giải mã gọi là bộ giải mã. • Bộ giải mã biến đổi từ mã thành tín hiệu ở đầu ra. • Mạch giải mã: . Mạch giải mã hiển thị led 7 đoạn . Mạch giải mã nhị phân . ứng dụng trong ghép kênh dữ liệu, . Mạch giải mã địa chỉ bộ nhớ Mạch giải mã 7 đoạn Dụng cụ 7 đoạn • Để hiển thị chữ số của một hệ đếm bất kỳ, ta có thể dùng dụng cụ 7 đoạn. • Các đoạn được hình thành bằng nhiều loại vật liệu khác nhau, nhưng phải có khả năng hiển thị được trong các điều kiện ánh sáng khác nhau và tốc độ chuyển mạch phải đủ lớn. Trong kĩ thuật số, các đoạn thường được dùng là LED hoặc tinh thể lỏng (LCD). • Đối với LED, mỗi đoạn là một Diode phát quang và khi có dòng điện đi qua đủ lớn (5 đến 30 mA) thì đoạn tương ứng sẽ sáng. • Ngoài 7 đoạn sáng chính, mỗi LED cũng có thêm Diode để hiển thị dấu phân số; nó được điều khiển riêng biệt không qua mạch giải mã. • LED có hai loại chính: LED Anôt chung (AC) và Katốt chung (KC). Logic của tín hiệu điều khiển hai loại này là ngược nhau. • IC giải mã sẽ có nhiệm vụ nối các chân a, b, g của LED xuống mass hay lên nguồn (tuỳ A chung hay K chung) 25
26. THIẾT KẾ MẠCH LOGIC 2016 Mạch giải mã 7 đoạn Mạch giải mã 7 đoạn • Nhiệm vụ của ta là phải thiết kế một mạch logic liên hợp với 4 lối vào và 7 lối ra để chuyển mã NBCD thành mã 7 đoạn. • Sơ đồ khối tổng quát của bộ giải mã như hình b). • Từ hình a) dễ nhận thấy rằng, đoạn a sẽ sáng khi hiển thị chữ số: 0 hoặc 2, hoặc 3, hoặc 5, hoặc 7, hoặc 8, hoặc 9. Do đó, ta có thể viết: a = ∑ (0,2,3,5,6,7,8,9). • Tương tự, ta có: b = ∑ (0,1,2,3,4,7,8,9), c = ∑ (0,1,3,4,5,6,7,8,9), d = ∑ (0,2,3,5,6,8,9), e = ∑ (0,2,6,8), f = ∑ (0,4,5,6,8,9), g = ∑ (2,3,4,5,6,8,9). • IC 7447, 74247 (Anốt chung), 7448 (K chung ), 4511 (CMOS) là các IC giải mã từ NBCD sang thập phân theo phương pháp hiển thị 7 đoạn Mạch giải mã nhị phân • Còn được gọi là bộ giải mã "1 từ n", bộ giải mã địa chỉ hoặc bộ chọn địa chỉ nhị phân. • có n lối vào và 2n lối ra • nếu tác động tới đầu vào một số nhị phân thì chỉ duy nhất một lối ra được lựa chọn, lấy giá trị 1 (tích cực cao) hoặc 0 (tích cực thấp), các lối ra còn lại đều không được lựa chọn, lấy giá trị 0 hoặc 1. 26
27. THIẾT KẾ MẠCH LOGIC 2016 8. Đơn vị số học và logic (ALU) Đơn vị số học và logic (Arithmetic – Logic Unit) là một thành phần cơ bản không thể thiếu được trong các máy tính. Nó bao gồm 2 khối chính là khối logic và khối số học và một khối ghép kênh. Khối logic: Thực hiện các phép tính logic như là AND, OR, NOT, XOR. Khối số học: Thực hiện các phép tính số học như là: cộng, trừ, tăng 1, giảm 1. 9. Hazzards/Glitch Hazard còn được gọi là sự "sai nhầm", hoạt động lúc được lúc không của mạch logic. Sự "sai nhầm" này có thể xảy ra trong một mạch điện hoàn toàn không bị hỏng linh kiện làm cho mạch hoạt động không có sự tin cậy. Hiện tượng của Hazard trong mạch tổ hợp có thể gặp là: Hazard chỉ xuất hiện một lần và không bao giờ gặp lại nữa. Hazard có thể xuất hiện nhiều lần (theo một chu kỳ nào đó hoặc không theo một chu kỳ nào). Hazard có thể do chính chức năng của mạch điện gây ra. Đây là trường hợp khó giải quyết nhất khi thiết kế. 27
28. THIẾT KẾ MẠCH LOGIC 2016 Hazzards Bản chất của hazzards Do sự chạy đua giữa các tín hiệu VD: demo trên Logicworks Phân loại hazzard Hazzard tĩnh : Đầu ra chỉ xuống 0 hoặc 1 một lần Hazzard động : Đầu ra có thể thay đổi nhiều hơn 1 lần 28