Bài giảng Thiết kế mạch logic - Bài 3: Cổng logic

pdf 21 trang ngocly 18/05/2021 1551
Bạn đang xem 20 trang mẫu của tài liệu "Bài giảng Thiết kế mạch logic - Bài 3: Cổng logic", để tải tài liệu gốc về máy bạn click vào nút DOWNLOAD ở trên

Tài liệu đính kèm:

  • pdfbai_giang_thiet_ke_mach_logic_bai_3_cong_logic.pdf

Nội dung text: Bài giảng Thiết kế mạch logic - Bài 3: Cổng logic

  1. THIẾT KẾ MẠCH LOGIC 2016 1 CỔNG LOGIC BÀI 3 2 1. Cổng logic và các tham số chính 1.1 Cổng logic cơ bản 1.2 Một số cổng ghép thông dụng 1.3 Logic dương và logic âm 1.4 Các tham số chính 1
  2. THIẾT KẾ MẠCH LOGIC 2016 3 1.1 Cổng logic cơ bản: AND, OR, NOT a. Cổng AND b. Cổng OR c. Cổng NOT 4 Cổng AND Hàm ra của cổng AND 2 và nhiều biến vào như sau: f = f (A, B) = AB; f = f (A, B,C, D, ) = A.B.C.D 2
  3. THIẾT KẾ MẠCH LOGIC 2016 5 Câu hỏi • Chuỗi xung ở đầu ra cổng AND là gì? 6 Cổng OR Hàm ra của cổng OR 2 và nhiều biến vào như sau: f = f (A, B) = A + B; f = f (A,B,C,D, ) = A + B + C + D + 3
  4. THIẾT KẾ MẠCH LOGIC 2016 7 Cổng NOT Hàm ra của cổng NOT: f = A 8 1.2 Một số cổng ghép thông dụng a. Cổng NAND b. Cổng NOR c. Cổng khác dấu (XOR) d. Cổng đồng dấu (XNOR) 4
  5. THIẾT KẾ MẠCH LOGIC 2016 9 Cổng NAND 10 Cổng NOR 5
  6. THIẾT KẾ MẠCH LOGIC 2016 11 Cổng XOR - cổng khác dấu • Sơ đồ cổng XOR 2 lối vào • Hàm ra của cổng XOR • Ký hiệu cổng Bảng trạng thái a, Chuẩn ANSI b, Chuẩn IEEE 12 Cổng XNOR - cổng đồng dấu • Sơ đồ cổng XNOR 2 lối vào • Hàm ra của cổng XNOR • Ký hiệu cổng Bảng trạng thái a, Chuẩn ANSI b, Chuẩn IEEE 6
  7. THIẾT KẾ MẠCH LOGIC 2016 13 Câu hỏi • Hai mạch sau có tương đương nhau không? 14 Câu hỏi 1. Xây dựng sơ đồ mạch logic thực hiện bài toán báo hiệu nếu đa số thành viên trong hội đồng gồm 3 giám khảo bỏ phiếu thuận. A B C Y • Bảng trạng thái 0 0 0 0 • Hàm đầu ra: 0 0 1 0 f = ABC + ABC + ABC + ABC 0 1 0 0 f = AB + AC + BC 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 7
  8. THIẾT KẾ MẠCH LOGIC 2016 15 Bài tập 1. Cho hàm số F(A, B, C, D) = Σ(0, 1, 2, 4, 5, 6, 8, 9, 10, 14). Xây dựng sơ đồ mạch logic thực hiện hàm chỉ dùng các phần tử NAND hai lối vào. 2. Cho hàm số F(A, B, C, D)= П(0, 1, 3, 7, 8 ,9, 11, 12, 13, 15) Xây dựng sơ đồ mạch logic thực hiện hàm chỉ dùng các phần tử NOR hai lối vào. 16 1.3 Logic dương và logic âm - Logic dương là logic có điện thế mức cao H đại diện cho giá trị logic ‘1’, điện thế mức thấp L đại diện cho logic ‘0’ . - Logic âm là đảo của logic dương, H cho ‘0’ và L cho ‘1’. • Logic âm và mức âm của logic là hoàn toàn khác nhau. 8
  9. THIẾT KẾ MẠCH LOGIC 2016 17 1.3 Logic dương và logic âm • Cần phân biệt hàm logic Boole và cổng vật lý. Một hàm logic có thể thực hiện theo 2 Một cổng vật lý có thể biểu diễn theo cách: hai hàm logic: 18 1.4 Các tham số chính a. Mức logic b. Độ chống nhiễu c. Hệ số ghép tải K d. Công suất tiêu thụ e. Trễ truyền lan 9
  10. THIẾT KẾ MẠCH LOGIC 2016 19 Mức logic Họ TTL Họ CMOS • Mức logic là mức điện thế trên đầu vào và đầu ra của cổng tương ứng với logic "1" và logic "0" • Phụ thuộc điện thế nguồn nuôi của cổng và họ cổng logic. • Mức logic vào vượt quá điện thế nguồn nuôi có thể gây hư hỏng cổng. 20 Độ chống nhiễu • Độ chống nhiễu (hay độ phòng vệ nhiễu) là mức nhiễu lớn nhất tác động tới lối vào hoặc lối ra của cổng mà chưa làm thay đổi trạng thái vốn có của nó. a) Tác động nhiễu khi mức ra cao a) Tác động nhiễu khi mức ra thấp • Ảnh hưởng của nhiễu có thể phân ra hai trường hợp: + Nhiễu mức cao: đầu ra cổng I lấy logic H + Nhiễu mức thấp: đầu ra cổng I lấy logic L (hình a), đầu ra cổng II là logic L, nếu các cổng (hình b), tương tự ta có: vẫn hoạt động bình thường. Khi tính tới tác động của nhiễu: 10
  11. THIẾT KẾ MẠCH LOGIC 2016 21 Hệ số ghép tải K • Cho biết khả năng nối được bao nhiêu lối vào tới đầu ra của 1 cổng đã cho. • Hệ số ghép tải phụ thuộc dòng ra (hay dòng phun) của cổng chịu tải và dòng vào (hay dòng hút) của các cổng tải ở cả hai trạng thái H, L. • 22 Công suất tiêu thụ • Hai trạng thái tiêu thụ dòng của cổng logic ICCH - Là dòng tiêu thụ khi đầu ra lấy mức H, ICCL - Là dòng tiêu thụ khi đầu ra lấy mức L. • Dòng tiêu thụ trung bình ICC được tính theo công thức: ICC = (ICCH + ICCL)/ 2 • Công suất tiêu thụ trung bình của mỗi cổng sẽ là: P0 = ICC . VCC 11
  12. THIẾT KẾ MẠCH LOGIC 2016 23 Trễ truyền lan • Tín hiệu đi qua một cổng phải mất một khoảng thời gian, được gọi là trễ truyền lan. • Trễ truyền lan xảy ra tại cả hai sườn của xung ra. Nếu kí hiệu trễ truyền lan ứng với sườn trước là tTHL và sườn sau là tTLH thì trễ truyền lan trung bình là: tTbtb = ( tTHL+ tTLH ) / 2 • Thời gian trễ truyền lan hạn chế tần số công tác của cổng. Trễ càng lớn thì tần số công tác cực đại càng thấp. 24 2. Các họ cổng logic 2.1 Họ DDL 2.2 Họ DTL 2.3 Họ RTL 2.4 Họ TTL 2.5 Họ MOS FET Họ cổng logic: là cấu hình mach chuyên biệt dùng để chế tạo một nhóm các IC tương thích với các mức logic giống nhau và các điện áp nguồn để thực hiện các chức năng logic đa dạng 12
  13. THIẾT KẾ MẠCH LOGIC 2016 25 Họ DDL • DDL (Diode Diode Logic) là họ cổng logic do các diode bán dẫn tạo thành. 26 Họ DDL (2) Ưu điểm của họ DDL: • Mạch điện đơn giản, dễ tạo ra các cổng AND, OR nhiều lối vào. Ưu điểm này cho phép xây dựng các ma trận diode với nhiều ứng dụng khác nhau; • Tần số công tác có thể đạt cao bằng cách chọn các diode chuyển mạch nhanh; • Công suất tiêu thụ nhỏ. Nhược điểm của họ DDL: • Độ phòng vệ nhiễu thấp (VRL lớn) ; • Hệ số ghép tải nhỏ. Để cải thiện độ phòng vệ nhiễu ta có thể ghép nối tiếp ở mạch ra một diode. Tuy nhiên, khi đó VRH cũng bị sụt đi 0,6V. 13
  14. THIẾT KẾ MẠCH LOGIC 2016 27 Họ DTL • Để thực hiện chức năng đảo, ta có thể đấu nối tiếp với các cổng DDL một transistor công tác ở chế độ khoá. Mạch cổng như thế được gọi là họ DTL (Diode Transistor Logic). • Ví dụ các cổng NOT, NAND thuộc họ DTL • Bằng cách tương tự, ta có thể thiết lập cổng NOR hoặc các cổng liên hợp phức tạp hơn. 28 Họ DTL (2) Ưu điểm của họ DTL: • Trong hai trường hợp trên, nhờ các diode D2, D3 độ chống nhiễu trên lối vào của Q1 được cải thiện. • Mức logic thấp tại lối ra f giảm xuống khoảng 0,2 V • Do IRHmax và IRLmax của transistor bán dẫn có thể lớn hơn nhiều so với diode nên hệ số ghép tải của cổng cũng tăng lên. Nhược điểm của họ DTL: • Trễ truyền lan của họ cổng này còn lớn. 14
  15. THIẾT KẾ MẠCH LOGIC 2016 29 Họ RTL • Họ RTL (Resistor Transistor Logic) là các cổng logic được cấu tạo bởi các điện trở và transistor. 30 Họ TTL Thay các điốt đầu vào họ DTL thành transistor đa lớp tiếp giáp BE ta được họ TTL (Transistor Transistor Logic). Một số mạch TTL • Mạch cổng NAND • Mạch cổng OR • Mạch cổng collector để hở • Mạch cổng TTL 3 trạng thái • Họ TTL có diode Schottky ( TTL + S ) 15
  16. THIẾT KẾ MẠCH LOGIC 2016 31 Mạch cổng NAND TTL Sơ đồ nguyên lý của mạch NAND TTL có thể được chia thành 3 phần. . Mạch đầu vào: gồm Transistor Q1, trở R1 và các diode D1, D2. Mạch này thực hiện chức năng NAND. . Mạch giữa: gồm Transistor Q2, các trở R2, R4. . Mạch đầu ra: gồm Q3, Q4, R3 và diode D3. • Khi bất kỳ một lối vào ở mức thấp thì Q1 thông bão hoà, do đó Q2 và Q4 đóng, còn Q3 thông nên đầu ra của mạch sẽ ở mức cao. • Khi tất cả các lối vào đều ở mức logic cao thì transistor Q1 cấm, đầu ra sẽ xuống mức thấp . 32 Mạch cổng OR TTL Sơ đồ nguyên lý của mạch NAND TTL có thể được chia thành 3 phần: • Mạch đầu vào: gồm Transistor Q1, Q2, Q3, trở R1, R2 và các diode D1, D2. Mạch này thực hiện chức năng OR. • Mạch giữa: gồm Transistor Q4, Q5, các trở R3, R4, và diode D3. • Mạch đầu ra: gồm Q6, Q7, Q8, các trở R5, R6, R7 và diode D4. Nguyên lý hoạt động của mạch vào này cũng giống với cổng NAND 16
  17. THIẾT KẾ MẠCH LOGIC 2016 33 Mạch cổng collector để hở Nhược điểm của họ cổng TTL có mạch ra khép kín là hệ số tải đầu ra không thể thay đổi, gây khó khăn trong việc kết nối với đầu vào của các mạch điện tử tầng sau. Mạch cổng logic collector để hở khắc phục được nhược điểm này. Sơ đồ cổng TTL đảo collector hở tiêu chuẩn. Cần đấu thêm trở gánh ngoài, từ cực collector đến +Vcc. Nhược điểm: tần số hoạt động của mạch sẽ giảm do phải sử dụng điện trở gánh ngoài. 34 Mạch cổng TTL 3 trạng thái 17
  18. THIẾT KẾ MẠCH LOGIC 2016 35 Họ MOS FET Bán dẫn trường (MOS FET) cũng được dùng rất phổ biến để xây dựng mạch điện các loại cổng logic. Đặc điểm chung và nổi bật của họ này là: • Mạch điện chỉ bao gồm các MOS FET mà không có điện trở • Dải điện thế công tác rộng, có thể từ +3 đến +15 V • Độ trễ thời gian lớn, nhưng công suất tiêu thụ rất bé Tuỳ theo loại MOS FET được sử dụng, họ này được chia ra các tiểu họ: • PMOS • NMOS • CMOS • Cổng truyền dẫn 36 PMOS • Mạch điện của họ cổng này chỉ dùng MOSFET có kênh dẫn loại P. Công nghệ PMOS cho phép sản xuất các mạch tích hợp với mật độ cao nhất. • Hình dưới là sơ đồ cổng NOT và cổng NOR loại PMOS. Ở đây MOSFET Q2, Q5 đóng chức năng các điện trở. 18
  19. THIẾT KẾ MẠCH LOGIC 2016 37 NMOS • Mạch điện của họ cổng này chỉ dùng MOSFET có kênh dẫn loại N. • Hình dưới là sơ đồ cổng NAND và cổng NOR loại NMOS. Ở đây MOSFET Q1 đóng vai trò điện trở. 38 CMOS • CMOS – Complementary MOS. • Mạch điện của họ cổng logic này sử dụng cả hai loại MOS FET kênh dẫn P và kênh dẫn N. Bởi vậy có hiện tượng bù dòng điện trong mạch. Chính vì thế mà công suất tiêu thụ của họ cổng, đặc biệt trong trạng thái tĩnh là rất bé. 19
  20. THIẾT KẾ MẠCH LOGIC 2016 39 Cổng truyền dẫn • Dựa trên công nghệ CMOS, người ta sản xuất loại cổng có thể cho qua cả tín hiệu số lẫn tín hiệu tương tự. Bởi vậy cổng được gọi là cổng truyền dẫn 40 Họ ECL ECL (Emitter Coupled Logic) là họ cổng logic có cực E của một số bán dẫn nối chung với nhau. 20
  21. THIẾT KẾ MẠCH LOGIC 2016 41 Câu hỏi Chức năng của mạch logic RTL có sơ đồ như hình sau là gì? Nếu điện áp logic lối vào tương ứng với các mức logic cao và thấp lần lượt là 10V và 0V thì chức năng của mạch là gì? 21