Giáo trình Điện tử số

243 trang ngocly 1180

Download

Bạn đang xem 20 trang mẫu của tài liệu "Giáo trình Điện tử số", để tải tài liệu gốc về máy bạn click vào nút DOWNLOAD ở trên

Tài liệu đính kèm:

giao_trinh_dien_tu_so.pdf

Nội dung text: Giáo trình Điện tử số

LỜI GIỚI THIỆU Cùng với sự tiến bộ của khoa học và công nghệ, các thiết bị điện tử đang và sẽ tiếp tục đợc ứng dụng ngày càng rộng rãi và mang lại hiệu quả cao trong hầu hết các lĩnh vực kinh tế kỹ thuật cũng như đời sống xã hội. Việc xử lý tín hiệu trong các thiết bị điện tử hiện đại đều dựa trên cơ sở nguyên lý số. Bởi vậy việc hiểu sâu sắc về điện tử số là điều không thể thiếu được đối với kỹ sư điện tử hiện nay. Nhu cầu hiểu biết về kỹ thuật số không phải chỉ riêng đối với các kỹ sư điện tử mà còn đối với nhiều cán bộ kỹ thuật chuyên ngành khác có sử dụng các thiết bị điện tử. Tài liệu này giới thiệu một cách hệ thống các phần tử cơ bản trong các mạch điện tử số kết hợp với các mạch điển hình, giải thích các khái niệm cơ bản về cổng điện tử số, các phương pháp phân tích và thiết kế mạch logic cơ bản. Tài liệu bao gồm các kiến thức cơ bản về mạch cổng logic, cơ sở đại số logic, mạch logic tổ hợp, các trigơ, mạch logic tuần tự, các mạch phát xung và tạo dạng xung, các bộ nhớ thông dụng. Đặc biệt là trong tài liệu này có bổ xung thêm phần logic lập trình và ngôn ngữ mô tả phần cứng VHDL. Đây là ngôn ngữ phổ biến hiện nay dùng để tạo mô hình cho các hệ thống kỹ thuật số. Tất cả gồm 9 chương. Trước và sau mỗi chương đều có phầ n giới thiệu và phần tóm tắt để giúp người học dễ nắm bắt kiến thức hơn. Các câu hỏi ôn tập để người học kiểm tra mức độ nắm kiến thức sau khi học mỗi chương. Trên cơ sở các kiến thức căn bản, tài liệu đã cố gắng tiếp cận các vấn đề hiện đại, đồng thời liên hệ với thực tế kỹ thuật. Tài liệu gồm có 9 chương được bố cục như sau: Chương 1: Hệ đếm Chương 2: Đại số Boole và các phương pháp biểu diễn hàm Chương 3: Cổng logic TTL và CMOS Chương 4: Mạch logic tổ hợp. Chương 5: Mạch logic tuần tự. Chương 6: Mạch phát xung và tạo dạng xung. Chương 7: Bộ nhớ bán dẫn. Chwww.4tech.com.vnương 8: Logic lập trình. Chương 9 : Ngôn ngữ mô tả phần cứng VHDL. Do thời gian có hạn nên tài liệu này không tránh khỏi thiếu sót, rất mong người đọc góp ý. Các ý kiến xin gửi về Khoa Kỹ thuật Điện tử 1- Học viện Công nghệ Bưu chính viễn thông. Xin trân trọng cảm ơn. 1
Chương 1: Hệ đếm CHƯƠNG 1: HỆ ĐẾM GIỚI THIỆU Khi nói đến số đếm, người ta thường nghĩ ngay đến hệ thập phân với 10 chữ số được ký hiệu từ 0 đến 9. Máy tính hiện đại không sử dụng số thập phân, thay vào đó là số nhị phân với hai ký hiệu là 0 và 1. Khi biểu diễn các số nhị phân rất lớn, người ta thay nó bằng các số bát phân (Octal) và thập lục phân (HexaDecimal). Đếm số lượng của các đại lượng là một nhu cầu của lao động, sản xuất. Ngừng một quá trình đếm, ta được một biểu diễn số. Các phương pháp đếm và biểu diễn số được gọi là hệ đếm. Hệ đếm không chỉ được dùng để biểu diễn số mà còn là công cụ xử lý. Có rất nhiều hệ đếm, chẳng hạn như hệ La Mã, La Tinh Hệ đếm vừa có tính đa dạng vừa có tính đồng nhất và phổ biến. Mỗi hệ đếm có ưu điểm riêng của nó nên trong kĩ thuật số sẽ sử dụng một số hệ để bổ khuyết cho nhau. Trong chương này không chỉ trình bày các hệ thập phân, hệ nhị phân, hệ bát phân, hệ thập lục phân và còn nghiên cứu cách chuyển đổi giữa các hệ đếm. Chương này cũng đề cập đến số nhị phân có dấu và khái niệm về dấu phẩy động. NỘI DUNG 1.1. BIỂU DIỄN SỐ Nguyên tắc chung của biểu diễn là dùng một số hữu hạn các ký hiệu ghép với nhau theo qui ước về vị trí. Các ký hiệu này thường được gọi là chữ số. Do đó, người ta còn gọi hệ đếm là hệ thống số. Số ký hiệu được dùng là cơ số của hệ ký hiệu là r. Giá trị biểu diễn của các chữ khác nhau được phân biệt thông qua trọng số của hệ. Trọng số của một hệ đếm bất kỳ sẽ bằng ri, với i là một số nguyên dương hoặc âm. Bảng 1.1 là liệt kê tên gọi, số ký hiệu và cơ số của một vài hệ đếm thông dụng. Tên hệ đếm Số ký hiệu Cơ số (r) Hệ nhwww.4tech.com.vnị phân (Binary) 0, 1 2 Hệ bát phân (Octal) 0, 1, 2, 3, 4, 5, 6, 7 8 Hệ thập phân (Decimal) 0, 1, 2, 3, 4, 5, 6, 7, 8, 9 10 Hệ thập lục phân (Hexadecimal) 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F 16 Bảng 1.1 Người ta cũng có thể gọi hệ đếm theo cơ số của chúng. Ví dụ: Hệ nhị phân = Hệ cơ số 2, Hệ thập phân = Hệ cơ số 10 2
Chương 1: Hệ đếm Dưới đây, ta sẽ trình bày tóm tắt một số hệ đếm thông dụng. 1.1.1 Hệ thập phân Các ký hiệu của hệ như đã nêu ở bảng 1.1. Khi ghép các ký hiệu với nhau ta sẽ được một biểu diễn. Ví dụ: 1265,34 là biểu diễn số trong hệ thập phân: 1265.34=× 1 103210 +× 2 10 +× 6 10 +× 5 10 +× 3 10− 1 +× 4 10− 2 Trong phân tích trên, 10n là trọng số của hệ; các hệ số nhân chính là ký hiệu của hệ. Như vậy, giá trị biểu diễn của một số trong hệ thập phân sẽ bằng tổng các tích của ký hiệu (có trong biểu diễn) với trọng số tương ứng. Một cách tổng quát: n1−−− 1 0 1 m N10=× d n−−− 1 10 ++×+×+×++× d 1 10 d 0 10 d 1 10 d m 10 −m i =×∑ d10i n1− trong đó, N10 : biểu diễn bất kì theo hệ 10, d : các hệ số nhân (ký hiệu bất kì của hệ), n : số chữ số ở phần nguyên, m : số chữ số ở phần phân số. Ưu điểm của hệ thập phân là tính truyền thống đối với con người. Đây là hệ mà con người dễ nhận biết nhất. Ngoài ra, nhờ có nhiều ký hiệu nên khả năng biểu diễn của hệ rất lớn, cách biểu diễn gọn, tốn ít thời gian viết và đọc. Nhược điểm chính của hệ là do có nhiều ký hiệu nên việc thể hiện bằng thiết bị kỹ thuật sẽ khó khăn và phức tạp. Biểu diễn số tổng quát: Với cơ số bất kì r và d bằng hệ số a tuỳ ý ta sẽ có công thức biểu diễn số chung cho tất cả các hệ đếm: n1−−− 1 0 1 m N=×++×+×+×++× an1−−− r a 1 r a 0 r a 1 r a m r −m i =×∑ ari www.4tech.com.vnn1− Trong một số trường hợp, ta phải thêm chỉ số để tránh nhầm lẫn giữa biểu diễn của các hệ. Ví dụ: 3610 , 36 8 , 36 16 . 1.1.2 Hệ nhị phân 1.1.2.1. Tổ chức hệ nhị phân Hệ nhị phân (Binary number system) còn gọi là hệ cơ số hai, gồm chỉ hai ký hiệu 0 và 1, cơ số của hệ là 2, trọng số của hệ là 2n. Cách đếm trong hệ nhị phân cũng tương tự như hệ thập phân. Khởi đầu từ giá trị 0, sau đó ta cộng liên tiếp thêm 1 vào kết quả đếm lần trước. Nguyên tắc cộng nhị phân là : 0 + 0 = 0, 1 + 0 = 1, 1 + 1 = 10 (102 = 210). 3
Chương 1: Hệ đếm Trong hệ nhị phân, mỗi chữ số chỉ lấy 2 giá trị hoặc 0 hoặc 1 và được gọi tắt là "bit". Như vậy, bit là số nhị phân 1 chữ số. Số bit tạo thành độ dài biểu diễn của một số nhị phân. Một số nhị phân có độ dài 8 bit được gọi 1 byte. Số nhị phân hai byte gọi là một từ (word). Bit tận cùng bên phải gọi là bit bé nhất (LSB – Least Significant Bit) và bit tận cùng bên trái gọi là bit lớn nhất (MSB - Most Significant Bit). Biểu diễn nhị phân dạng tổng quát : N2n1n21012m= b−− b b b .b −− b b − Trong đó, b là hệ số nhân của hệ. Các chỉ số của hệ số đồng thời cũng bằng lũy thừa của trọng số tương ứng. Ví dụ : 110.00→ số nhị phân phân số 22222210−− 12→ trọng số tương ứng. Các giá trị 210 = 1024 được gọi là 1Kbit, 220 = 1048576 - Mêga Bit Ta có dạng tổng quát của biểu diễn nhị phân như sau: n1−−− 1 0 1 m N2n1101= b−−− × 2 ++×+×+ b 2 b 2 b × 2 ++ b m × 2 −m i =×∑ b2i n1− Trong đó, b là hệ số nhân lấy các giá trị 0 hoặc 1. 1.1.2.2. Các phép tính trong hệ nhị phân a. Phép cộng Qui tắc cộng hai số nhị phân 1 bit đã nêu ở trên. b. Phép trừ Qui tắc trừ hai bit nhị phân cho nhau như sau : 0 - 0 = 0 ; 1 - 1 = 0 ; 1 - 0 = 1 ; 10 - 1 = 1 (mượn 1) Khi trừ nhiều bit nhị phân, nếu cần thiết ta mượn bit kế tiếp có trọng số cao hơn. Lần trừ kế tiếp lại phải trừ thêm 1. c. Phép nhân Qui tắc nhânwww.4tech.com.vn hai bit nhị phân như sau: 0 x 0 = 0 , 0 x 1 = 0 , 1 x 0 = 0 , 1 x 1 = 1 Phép nhân hai số nhị phân cũng được thực hiện giống như trong hệ thập phân. Chú ý : Phép nhân có thể thay bằng phép dịch và cộng liên tiếp. d. Phép chia Phép chia nhị phân cũng tương tự như phép chia hai số thập phân. Ưu điểm chính của hệ nhị phân là chỉ có hai ký hiệu nên rất dễ thể hiện bằng các thiết bị cơ, điện. Các máy vi tính và các hệ thống số đều dựa trên cơ sở hoạt động nhị phân (2 trạng thái). Do 4
Chương 1: Hệ đếm đó, hệ nhị phân được xem là ngôn ngữ của các mạch logic, các thiết bị tính toán hiện đại - ngôn ngữ máy. Nhược điểm của hệ là biểu diễn dài, mất nhiều thời gian viết, đọc. 1.1.3 Hệ bát phân và thập lục phân 1.1.3.1 Hệ bát phân 1. Tổ chức của hệ : Nhằm khắc phục nhược điểm của hệ nhị phân, người ta thiết lập các hệ đếm có nhiều ký hiệu hơn, nhưng lại có quan hệ chuyển đổi được với hệ nhị phân. Một trong số đó là hệ bát phân (hay hệ Octal, hệ cơ số 8). Hệ này gồm 8 ký hiệu : 0, 1, 2, 3, 4, 5, 6 và 7. Cơ số của hệ là 8. Việc lựa chọn cơ số 8 là xuất phát từ chỗ 8 = 23. Do đó, mỗi chữ số bát phân có thể thay thế cho 3 bit nhị phân. Dạng biểu diễn tổng quát của hệ bát phân như sau: n1−−− 0 1 m N8n10=×++×+×++× O−−− 8 O 8 O 1 8 O m 8 −m i =×∑O8i n1− Lưu ý rằng, hệ thập phân cũng đếm tương tự và có giải rộng hơn hệ bát phân, nhưng không thể tìm được quan hệ 10= 2n (với n nguyên). 2. Các phép tính trong hệ bát phân a. Phép cộng Phép cộng trong hệ bát phân được thực hiện tương tự như trong hệ thập phân. Tuy nhiên, khi kết quả của việc cộng hai hoặc nhiều chữ số cùng trọng số lớn hơn hoặc bằng 8 phải nhớ lên chữ số có trọng số lớn hơn kế tiếp. b. Phép trừ Phép trừ cũng được tiến hành như trong hệ thâp phân. Chú ý rằng khi mượn 1 ở chữ số có trọng số lớn hơn thì chỉ cần cộng thêm 8 chứ không phải cộng thêm 10. Các phép tính trong hệ bát phân ít được sử dụng. Do đó, phép nhân và phép chia dành lại như một bài tập cho người học. 1.1.3.2 Hwww.4tech.com.vnệ thập lục phân 1.Tổ chức của hệ Hệ thập lục phân (hay hệ Hexadecimal, hệ cơ số 16). Hệ gồm 16 ký hiệu là 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F. Trong đó, A = 1010 , B = 1110 , C = 1210 , D = 1310 , E = 1410 , F = 1510 . Cơ số của hệ là 16, xuất phát từ yếu tố 16 = 24. Vậy, ta có thể dùng một từ nhị phân 4 bit (từ 0000 đến 1111) để biểu thị các ký hiệu thập lục phân. Dạng biểu diễn tổng quát: 5
Chương 1: Hệ đếm n1− 0−− 1 m N16=×++×+×++× H n−−− 1 16 H 0 16 H 1 16 H m 16 −m i =×∑ H16i n1− 2. Các phép tính trong hệ cơ số 16 a. Phép cộng Khi tổng hai chữ số lớn hơn 15, ta lấy tổng chia cho 16. Số dư được viết xuống chữ số tổng và số thương được nhớ lên chữ số kế tiếp. Nếu các chữ số là A, B, C, D, E, F thì trước hết, ta phải đổi chúng về giá trị thập phân tương ứng rồi mới cộng. b. Phép trừ Khi trừ một số bé hơn cho một số lớn hơn ta cũng mượn 1 ở cột kế tiếp bên trái, nghĩa là cộng thêm 16 rồi mới trừ. c. Phép nhân Muốn thực hiện phép nhân trong hệ 16 ta phải đổi các số trong mỗi thừa số về thập phân, nhân hai số với nhau. Sau đó, đổi kết quả về hệ 16. 1.2. CHUYỂN ĐỔI CƠ SỐ GIỮA CÁC HỆ ĐẾM 1.2.1. Chuyển đổi từ hệ cơ số 10 sang các hệ khác Để thực hiện việc đổi một số thập phân đầy đủ sang các hệ khác ta phải chia ra hai phần: phần nguyên và phân số. Đối với phần nguyên: ta chia liên tiếp phần nguyên của số thập phân cho cơ số của hệ cần chuyển đến, số dư sau mỗi lần chia viết đảo ngược trật tự là kết quả cần tìm. Phép chia dừng lại khi kết quả lần chia cuối cùng bằng 0. Ví dụ: Đổi số 5710 sang số nhị phân. Bước chia được dư 1 57/2 28 1 LSB 2 28/2 14 0 3 14/2 7 0 4 www.4tech.com.vn7/2 3 1 5 3/2 1 1 6 1/2 0 1 MSB Viết đảo ngược trật tự, ta có : 5710 = 1110012 Đối với phần phân số : ta nhân liên tiếp phần phân số của số thập phân với cơ số của hệ cần chuyển đến, phần nguyên thu được sau mỗi lần nhân, viết tuần tự là kết quả cần tìm. Phép nhân dừng lại khi phần phân số triệt tiêu. Ví dụ: Đổi số 57,3437510 sang số nhị phân. 6
Chương 1: Hệ đếm Phần nguyên ta vừa thực hiện ở ví dụ a), do đó chỉ cần đổi phần phân số 0,375. Bước Nhân Kết quả Phần nguyên 1 0,375 x 2 0.75 0 2 0,75 x 2 1.5 1 3 0,5 x 2 1.0 1 4 0,0 x 2 0 0 Kết quả : 0,37510 = 0,01102 Sử dụng phần nguyên đã có ở ví dụ 1) ta có : 57,37510 = 111001.01102 1.2.2. Đổi một biểu diễn trong hệ bất kì sang hệ thập phân Muốn thực hiện phép biến đổi, ta dùng công thức : n1−−− 0 1 m N10=×++×+×++× a n−−− 1 r a 0 r a 1 r a m r Thực hiện lấy tổng vế phải sẽ có kết quả cần tìm. Trong biểu thức trên, ai và r là hệ số và cơ số hệ có biểu diễn. 1.2.3. Đổi các số từ hệ nhị phân sang hệ cơ số 8 và 16 3 4 Vì 8 = 2 và 16 = 2 nên ta chỉ cần dùng một số nhị phân 3 bit là đủ ghi 8 ký hiệu của hệ cơ số 8 và từ nhị phân 4 bit cho hệ cơ số 16. Do đó, muốn đổi một số nhị phân sang hệ cơ số 8 và 16 ta chia số nhị phân cần đổi, kể từ dấu phân số sang trái và phải thành từng nhóm 3 bit hoặc 4 bit. Sau đó thay các nhóm bit đã phân bằng ký hiệu tương ứng của hệ cần đổi tới. Ví dụ: a. Đổi số 110111,01112 sang số hệ cơ số 8 Tính từ dấu phân số, ta chia số này thành các nhóm 3 bit như sau : 110 111 , 011 100 ↓ ↓ ↓ ↓ 6www.4tech.com.vn 7 3 4 Kết quả: 110111,01112 = 67,348. ( Ta đã thêm 2 số 0 để tiện biến đổi). b. Đổi số nhị phân 111110110,011012 sang số hệ cơ số 16 Ta phân nhóm và thay thế như sau : 0001 1111 0110 0110 1000 ↓ ↓ ↓ ↓ ↓ 1 F 6 6 8 Kết quả: 111110110,011012 = 1F6,6816 7
Chương 1: Hệ đếm 1.3 SỐ NHỊ PHÂN CÓ DẤU 1.3.1 Biểu diễn số nhị phân có dấu Có ba phương pháp thể hiện số nhị phân có dấu sau đây. 1. Sử dụng một bit dấu. Trong phương pháp này ta dùng một bit phụ, đứng trước các bit trị số để biểu diễn dấu, ‘0’ chỉ dấu dương (+), ‘1’ chỉ dấu âm (-). 2. Sử dụng phép bù 1. Giữ nguyên bit dấu và lấy bù 1 các bit trị số (bù 1 bằng đảo của các bit cần được lấy bù). 3. Sử dụng phép bù 2 Là phương pháp phổ biến nhất. Số dương thể hiện bằng số nhị phân không bù (bit dấu bằng 0), còn số âm được biểu diễn qua bù 2 (bit dấu bằng 1). Bù 2 bằng bù 1 cộng 1. Có thể biểu diễn số âm theo phương pháp bù 2 xen kẽ: bắt đầu từ bit LSB, dịch về bên trái, giữ nguyên các bit cho đến gặp bit 1 đầu tiên và lấy bù các bit còn lại. Bit dấu giữ nguyên. 1.3.2 Các phép cộng và trừ số nhị phân có dấu Như đã nói ở trên, phép bù 1 và bù 2 thường được áp dụng để thực hiện các phép tính nhị phân với số có dấu. 1. Biểu diễn theo bit dấu a. Phép cộng Hai số cùng dấu: cộng hai phần trị số với nhau, còn dấu là dấu chung. Hai số khác dấu và số âm có trị số nhỏ hơn: cộng trị số của số dương với bù 1 của số âm. Bit tràn được cộng thêm vào kết quả trung gian. Dấu là dấu dương. Hai số khác dấu và số âm có trị số lớn hơn: cộng trị số của số dương với bù 1 của số âm. Lấy bù 1 của tổng trung gian. Dấu là dấu âm. b. Phép trừ. Nếu lưu ý rằng, - (-) = + thì trình tự thực hiện phép trừ trong trường hợp này cũng giống phép cộng. 2. Cộng và trừ các số theo biểu diễn bù 1 a. Cộng Hai số dươwww.4tech.com.vnng: cộng như cộng nhị phân thông thường, kể cả bit dấu. Hai số âm: biểu diễn chúng ở dạng bù 1 và cộng như cộng nhị phân, kể cả bit dấu. Bit tràn cộng vào kết quả. Chú ý, kết quả được viết dưới dạng bù 1. Hai số khác dấu và số dương lớn hơn: cộng số dương với bù 1 của số âm. Bit tràn được cộng vào kết quả. Hai số khác dấu và số âm lớn hơn: cộng số dương với bù 1 của số âm. Kết quả không có bit tràn và ở dạng bù 1. b. Trừ Để thực hiện phép trừ, ta lấy bù 1 của số trừ, sau đó thực hiện các bước như phép cộng. 8
Chương 1: Hệ đếm 3. Cộng và trừ nhị phân theo biểu diễn bù 2 a. Cộng Hai số dương: cộng như cộng nhị phân thông thường. Kết quả là dương. Hai số âm: lấy bù 2 cả hai số hạng và cộng, kết quả ở dạng bù 2. Hai số khác dấu và số dương lớn hơn: lấy số dương cộng với bù 2 của số âm. Kết quả bao gồm cả bit dấu, bit tràn bỏ đi. Hai số khác dấu và số âm lớn hơn: số dương được cộng với bù 2 của số âm, kết quả ở dạng bù 2 của số dương tương ứng. Bit dấu là 1. b. Phép trừ Phép trừ hai số có dấu là các trường hợp riêng của phép cộng. Ví dụ, khi lấy +9 trừ đi +6 là tương ứng với +9 cộng với -6. 1.4. DẤU PHẨY ĐỘNG 1.4.1 Biểu diễn theo dấu phẩy động Gồm hai phần: số mũ E (phần đặc tính) và phần định trị M (trường phân số). E có thể có độ dài từ 5 đến 20 bit, M từ 8 đến 200 bit phụ thuộc vào từng ứng dụng và độ dài từ máy tính. Thông thường dùng 1 số bit để biểu diễn E và các bit còn lại cho M với điều kiện: 1/2≤ M≤ 1 E và M có thể được biểu diễn ở dạng bù 2. Giá trị của chúng được hiệu chỉnh để đảm bảo mối quan hệ trên đây được gọi là chuẩn hóa. 1.4.2 Các phép tính với biểu diễn dấu phẩy động Giống như các phép tính của hàm mũ. Giả sử có hai số theo dấu phẩy động đã chuẩn hóa: Ex Ey X2= () Mx và Y2= () My thì: EExy+ EZ Tích: ZX.Y2==() M.M2Mxy = z EExy− Ew Thương: W== X/Y 2( Mxy /M) = 2 M w Muwww.4tech.com.vnốn lấy tổng và hiệu, cần đưa các số hạng về cùng số mũ, sau đó số mũ của tổng và hiệu sẽ lấy số mũ chung, còn định trị của tổng và hiệu sẽ bằng tổng và hiệu các định trị. TÓM TẮT Trong chương này chúng ta giới thiệu về một số hệ đếm thường được sử dụng trong hệ thống số: hệ nhị phân, hệ bát phân, hệ thập lục phân. Và phương pháp chuyển đổi giữa các hệ đếm đó. Ngoài ra còn giới thiệu các phép tính số học trong các hệ đó. 9
Chương 1: Hệ đếm CÂU HỎI ÔN TẬP 1. Định nghĩa thế nào là bit, byte? 2. Đổi số nhị phân sau sang dạng bát phân: 0101 1111 0100 1110 a. 57514 b. 57515 c. 57516 d. 57517 3. Thực hiện phép tính hai số thập lục phân sau: 132,4416 + 215,0216. a. 347,46 b. 357,46 c. 347,56 d. 357,67 4. Thực hiện phép cộng hai số có dấu sau theo phương pháp bù 1: 0000 11012 + 1000 10112 a. 0000 0101 b. 0000 0100 c. 0000 0011 d. 0000 0010 5. Thực hiện phép cộng hai số có dấu sau theo phương pháp bù 2: 0000 11012 – 1001 10002 a. 1000 1110 b. 1000 1011 c. www.4tech.com.vn1000 1100 d. 1000 1110 6. Hai byte có bao nhiêu bit? a. 16 b. 8 c. 32 d. 64 10
Chương 2: Đại số Boole và các phương pháp biểu diễn hàm CHƯƠNG 2: ĐẠI SỐ BOOLE VÀ CÁC PHƯƠNG PHÁP BIỂU DIỄN HÀM GIỚI THIỆU CHUNG Trong mạch số, các tín hiệu thường cho ở hai mức điện áp, ví dụ 0 V và 5 V. Những linh kiện điện tử dùng trong mạch số làm việc ở một trong hai trạng thái, ví dụ transistor lưỡng cực làm việc ở chế độ khóa (tắt), hoặc thông Do vậy, để mô tả hoạt động của các mạch số, người ta dùng hệ nhị phân (Binary), hai trạng thái của các linh kiện trong mạch được mã hóa tương ứng thành 1 và 0. Một bộ môn đại số được phát triển từ cuối thể kỷ 19 mang tên chính người sáng lập ra nó, đại số Boole, còn được gọi là đại số logic rất thích hợp cho việc mô tả mạch số. Đại số Boole là công cụ toán học quan trọng để thiết kế và phân tích mạch số. Các kỹ sư, các nhà chuyên môn trong lĩnh vực điện tử, tin học, thông tin, điều khiển đều cần phải nắm vững công cụ này để có thể đi sâu vào mọi lĩnh vực liên quan đến kỹ thuật số. 84 năm sau, đại số Boole đã được Shannon phát triển thành lý thuyết chuyển mạch. Nhờ các công trình của Shannon, về sau này, các nhà kỹ thuật đã dùng đại số Boole để phân tích và thiết kế các mạch vi tính. Trạng thái "đúng", "sai" trong bài toán logic được thay thế bằng trạng thái "đóng", "ngắt" của một chuyển mạch (CM). Mối quan hệ nhân quả trong bài toán logic được thay bởi mối quan hệ giữa dòng điện trong mạch với trạng thái các CM gắn trên đoạn mạch ấy. Mối quan hệ này sẽ được thể hiện bằng một hàm toán học, có tên là hàm chuyển mạch. Khi đó, các trạng thái của CM : "đóng" = 1 và "ngắt" = 0. Hình 2-1 mô tả điều vừa nói. Ở đây, trạng thái của CM được kí hiệu bằng chữ cái A. Về thực chất, hàm chuyển mạch là một trường hợp cụ thể của hàm logic. Do đó, đại số Boole ứng với trường hợp này cũng được gọi là đại số chuyển mạch. Mặc dù vậy, trong CM ở trạng một số tài liệu người ta vẫn thường gọi nó là đại số logic hay thái Ngắt: đại số Boole. A= 0 Ngày nay, đại số Boole không chỉ giới hạn trong lĩnh www.4tech.com.vn vực kĩ thuật chuyển mạch mà còn là công cụ phân tích và thiết kế các mạch số, đặc biệt là lĩnh vực máy tính. Cấu kiện CM ở trạng làm chuyển mạch được thay bằng Diode, Transistor, các mạch thái Đóng: tích hợp, băng từ Hoạt động của các cấu kiện này cũng được A=1 đặc trưng bằng hai trạng thái: thông hay tắt, dẫn điện hay không dẫn điện Do đó, hai giá trị hệ nhị phân vẫn được dùng để mô tả trạng thái của chúng. Đại số logic chỉ có 3 hàm cơ bản nhất, đó là hàm "Và", hàm "Hoặc" và hàm "Đảo". Đặc điểm nổi bật của đại số logic là cả hàm lẫn biến chỉ lấy hai giá trị hoặc 1 hoặc 0. 11
Chương 2: Đại số Boole và các phương pháp biểu diễn hàm Trong chương này, ta sẽ đề cập đến các tiên đề, định lý, các cách biểu biễn hàm Boole và một số phương pháp rút gọn hàm. Ngoài ra, chương này cũng xét các loại cổng logic và các tham số chính của chúng. NỘI DUNG 2.1 ĐẠI SỐ BOOLE 2.1.1. Các định lý cơ bản: STT Tên gọi Dạng tích Dạng tổng 1 Đồng nhất X.1 = X X + 0 = X 2 Phần tử 0, 1 X.0 = 0 X + 1 = 1 3 Bù X.X= 0 XX1+ = 4 Bất biến X.X = X X + X = X 5 Hấp thụ X + X.Y = X X.(X + Y) = X 6 Phủ định đúp XX= 7 Định lý ()X.Y.Z = X+++ Y Z ()X+++ Y Z = X.Y.Z DeMorgan Bảng 2.1. Một số định lý thông dụng trong đại số chuyển mạch 2.1.2 Các định luật cơ bản: + Hoán vị: X.Y= Y.X , XYYX+=+ + Kết hợp: X.()() Y.Z= X.Y .Z , XYZ+ ( +=++) ( XYZ) + Phân phối: X.() Y+= Z X.Y + X.Z , (XY.XZ++=+) ( ) XY.Z 2.2 CÁC PHƯƠNG PHÁP BIỂU DIỄN HÀM BOOLE Như đã nói ở trên, hàm logic được thể hiện bằng những biểu thức đại số như các môn toán học khác. Đây là phương pháp tổng quát nhất để biểu diễn hàm logic. Ngoài ra, một số phương pháp khác cũngwww.4tech.com.vn được dùng để biểu diễn loại hàm này. Mỗi phương pháp đều có ưu điểm và ứng dụng riêng của nó. Dưới đây là nội dung của một số phương pháp thông dụng. 2.2.1 Bảng trạng thái Liệt kê giá trị (trạng thái) mỗi biến theo từng cột và giá trị hàm theo một cột riêng (thường là bên phải bảng). Bảng trạng thái còn được gọi là bảng sự thật hay bảng chân lý. 12
Chương 2: Đại số Boole và các phương pháp biểu diễn hàm m A B C f m0 0 0 0 0 m1 0 0 1 0 m2 0 1 0 0 m3 0 1 1 0 m4 1 0 0 0 1 0 m5 1 0 m6 1 1 0 0 m7 1 1 1 1 Bảng 2.2. Bảng trạng thái hàm 3 biến n Đối với hàm n biến sẽ có 2 tổ hợp độc lập. Các tổ hợp này được kí hiệu bằng chữ mi, với i = 0 đến 2n -1 (xem bảng 2-2) và có tên gọi là các hạng tích hay còn gọi là mintex. Vì mỗi hạng tích có thể lấy 2 giá trị là 0 hoặc 1, nên nếu có n biến thì số hàm mà bảng n trạng thái có thể thiết lập được sẽ là: N2= 2 2.2.2 Phương pháp bảng Các nô (Karnaugh) Tổ chức của bảng Các nô: Các tổ hợp biến được viết theo một dòng (thường là phía trên) và một cột (thường là bên trái). Như vậy, một hàm logic có n biến sẽ có 2n ô. Mỗi ô thể hiện một hạng tích hay một hạng tổng, các hạng tích trong hai ô kế cận chỉ khác nhau một biến. Tính tuần hoàn của bảng Các nô: Không những các ô kế cận khác nhau một biến mà các ô đầu dòng và cuối dòng, đầu cột và cuối cột cũng chỉ khác nhau một biến (kể cả 4 góc vuông của bảng). Bởi vậy các ô này cũng gọi là kế cận. Muốn thiết lập bảng Các nô của một hàm đã cho dưới dạng chuẩn tổng các tích, ta chỉ việc ghi giá trị 1 vào các ô ứng với hạng tích có mặt trong biểu diễn, các ô còn lại sẽ lấy giá trị 0 (theo định lý DeMorgan). Nếu hàm cho dưới dạng tích các tổng, cách làm cũng tương tự, nhưng các ô ứng với hạng tổng có trong biểu diễn lại lấy giá trị 0 và các ô khác lấy giá trị 1. 2.2.3 Phương pháp đại số Cówww.4tech.com.vn 2 dạng biểu diễn là dạng tuyển (tổng các tích) và dạng hội (tích các tổng). + Dạng tuyển: Mỗi số hạng là một hạng tích hay mintex, thường kí hiệu bằng chữ "mi". + Dạng hội: Mỗi thừa số là hạng tổng hay maxtex, thường được kí hiệu bằng chữ "Mi". Nếu trong tất cả mỗi hạng tích hay hạng tổng có đủ mặt các biến, thì dạng tổng các tích hay tích các tổng tương ứng được gọi là dạng chuẩn. Dạng chuẩn là duy nhất. Tổng quát, hàm logic n biến có thể biểu diễn chỉ bằng một dạng tổng các tích: 21n − f() Xn1− , ,X 0= ∑ a i m i i0= 13
Chương 2: Đại số Boole và các phương pháp biểu diễn hàm hoặc bằng chỉ một dạng tích các tổng: 21n − f()() Xn1− , ,X 0=+∏ a i m i i0= Ở đây, ai chỉ lấy hai giá trị 0 hoặc 1. Đối với một hàm thì mintex và maxtex là bù của nhau. 2.3 CÁC PHƯƠNG PHÁP RÚT GỌN HÀM 2.3.1. Phương pháp đại số Dựa vào các định lý đã học để đưa biểu thức về dạng tối giản. Ví dụ: Hãy đưa hàm logic về dạng tối giản: fABACBC=++ Áp dụng định lý, AA1+ = , XXYX+= ta có: fABACBCAA=++( +) =+AB ABC ++ AC ABC =+AB AC Vậy nếu trong tổng các tích, xuất hiện một biến và đảo của biến đó trong hai số hạng khác nhau, các thừa số còn lại trong hai số hạng đó tạo thành thừa số của một số hạng thứ ba thì số hạng thứ ba đó là thừa và có thể bỏ đi. 2.3.2 Phương pháp bảng Các nô Phương pháp này thường được dùng để rút gọn các hàm có số biến không vượt quá 5. Các bước tối thiểu hóa: 1. Gộp các ô kế cận có giá trị ‘1’ (hoặc ‘0’) lại thành từng nhóm 2, 4, , 2i ô. Số ô trong mỗi nhóm càng lớn kết quả thu được càng tối giản. Một ô có thể được gộp nhiều lần trong các nhóm khác nhau. Nếu gộp theo các ô có giá trị ‘0’ ta sẽ thu được biểu thức bù của hàm. 2. Thay mỗi nhóm bằng một hạng tích mới, trong đó giữ lại các biến giống nhau theo dòng và cột. 3. Cộng www.4tech.com.vncác hạng tích mới lại, ta có hàm đã tối giản. Ví dụ: Hãy dùng bảng Các nô để giản ước hàm : BC f()( A, B,C= ∑ 1, 2, 3, 4, 5 ) A 00 01 11 10 0 1 1 1 0 Lời giải: 1 1 1 0 0 fB1 = fAC2 = Hình 2-2 14
Chương 2: Đại số Boole và các phương pháp biểu diễn hàm + Xây dựng bảng KN tương ứng với hàm đã cho. + Gộp các ô có giá trị 1 kế cận lại với nhau thành hai nhóm (hình 2-2) Lời giải phải tìm : ff=+12 f =+ BAC Nếu gộp các ô có giá trị 0 lại theo hai nhóm, ta thu được biểu thức hàm bù f : fABBC=+ 2.3.3. Phương pháp Quine Mc. Cluskey Phương pháp này có thể tối thiểu hóa được hàm nhiều biến và có thể tiến hành công việc nhờ máy tính. Các bước tối thiểu hóa: 1. Lập bảng liệt kê các hạng tích dưới dạng nhị phân theo từng nhóm với số bit 1 giống nhau và xếp chúng theo số bit 1 tăng dần. 2. Gộp 2 hạng tích của mỗi cặp nhóm chỉ khác nhau 1 bit để tạo các nhóm mới. Trong mỗi nhóm mới, giữ lại các biến giống nhau, biến bỏ đi thay bằng một dấu ngang (-). Lặp lại cho đến khi trong các nhóm tạo thành không còn khả năng gộp nữa. Mỗi lần rút gọn, ta đánh dấu # vào các hạng ghép cặp được. Các hạng không đánh dấu trong mỗi lần rút gọn sẽ được tập hợp lại để lựa chọn biểu thức tối giản. Ví dụ. Hãy tìm biểu thức tối giản cho hàm: f() A,B,C,D= ∑( 10, 11, 12, 13, 14, 15) Giải: Bước 1: Lập bảng (bảng 2.3a): Bảng a Bảng b Hạng tích Nhị phân Rút gọn lần đầu. Rút gọn lần thứ 2. đã sắp xếp A B C D A B C D A B C D 10 1 0 1 0 1 0 1 - # (10,11) 1 1 - - (12,13,14,15) 12 1 1 0 0 1 - 1 0 # (10,14) 1 - 1 - (10,11,14,15) www.4tech.com.vn11 1 0 1 1 1 1 0 - # (12,13) 13 1 1 0 1 1 1 - 0 # (12,14) 14 1 1 1 0 1 - 1 1 # (11,15) 15 1 1 1 1 1 1 - 1 # (13,15) 1 1 1 - # (14,15) Bảng 2.3 Bước 2: Thực hiện nhóm các hạng tích (bảng 2.3b). 15
Chương 2: Đại số Boole và các phương pháp biểu diễn hàm Tiếp tục lập bảng lựa chọn để tìm hàm tối giản (Bảng 2.4): A BCD 10 11 12 13 14 15 1 1 - - x x x x 1 - 1 - x x x x Bảng 2.4 Từ bảng 2-4, ta nhận thấy rằng 4 cột có duy nhất một dấu "x" ứng với hai hạng 11 và 1-1-. Do đó, biểu thức tối giản là : f() A,B,C,D=+ AB AC 2.4 CỔNG LOGIC VÀ CÁC THAM SỐ CHÍNH Cổng logic cơ sở là mạch điện thực hiện ba phép tính cơ bản trong đại số logic, vậy ta sẽ có ba loại cổng logic cơ sở là AND, OR và NOT. 2.4.1 Cổng logic cơ bản 2.4.1.1 Cổng AND Cổng AND thực hiện hàm logic ffA,BA.B==( ) hoặc nhiều biến: f() A,B,C,D, = A.B.C.D A A f & f B B A A B B C f & C f D D www.4tech.com.vnE E a) Theo tiêu chuẩn ANSI b) Theo tiêu chuẩn IEEE Hình 2-4a,b. Ký hiệu của cổng AND. Nguyên lý hoạt động của cổng AND: Bảng trạng thái 2.5a,b là nguyên lí hoạt động của cổng AND (2 lối vào). 16
Chương 2: Đại số Boole và các phương pháp biểu diễn hàm A B f A B f 0 0 0 L L L 0 1 0 L H L 1 0 0 H L L 1 1 1 H H H a) Ghi theo giá trị logic b) Ghi theo mức logic Bảng 2.5a,b. Bảng trạng thái mô tả hoạt động của cổng AND 2 lối vào. Theo qui ước, logic 1 được thay bằng mức điện thế cao, viết tắt là H (High) còn logic 0 được thay bằng mức điện thế thấp, viết tắt là L (Low) (bảng 2-5b). Cổng AND có n lối vào sẽ có 2n hạng tích (dòng) trong bảng trạng thái. Khi tác động tới lối vào các chuỗi xung số xác định, đầu ra cũng sẽ xuất hiện một chuỗi xung như chỉ hình 2-4. Đồ thị này thường được gọi là đồ thị dạng xung, đồ thị dạng sóng hay đồ thị thời gian. 0 1 1 0 0 0 1 1 1 0 Lối vào A Lối ra f 0 0 1 1 1 0 0 1 0 0 Lối vào B 0 0 1 0 0 0 0 1 0 0 t t t t t t t t t t t0 t1 2 3 4 5 6 7 8 9 10 Hình 2-4. Đồ thị dạng xung vào, ra của cổng AND Từ đồ thị, ta nhận thấy rằng, chỉ tại các thời điểm t2 đến t3 và t7 đến t8 trên cả hai lối vào đều có logic 1 nên lối ra cũng lấy logic 1. Ứng với các khoảng thời gian còn lại vì hoặc cả hai lối vào bằng 0, hoặc một trong hai lối vào bằng 0 nên lối ra lấy logic 0. Hoạt động của cổng AND nhiều lối vào cũng xảy ra tương tự. Cówww.4tech.com.vn thể giải thích dễ dàng một vài ứng dụng của cổng AND qua đồ thị dạng xung. Ví dụ : Dùng cổng AND để tạo "cửa" thời gian. Trong ứng dụng này, trên hai lối vào của cổng AND được đưa tới 2 chuỗi tín hiệu số X, Y có tần số khác nhau. Giả sử tần số của X lớn hơn tần số của Y. Trên đầu ra cổng AND chỉ tồn tại tín hiệu X, gián đoạn theo từng chu kì của Y. Như vây, chuỗi số Y chỉ giữ vai trò đóng, ngắt cổng AND và thường được gọi là tín hiệu "cửa". Hoạt động của mạch được mô tả bằng hình 2-5. 17
Chương 2: Đại số Boole và các phương pháp biểu diễn hàm X f Y 1s 1s Hình 2-5. Mô hình dùng cổng AND để tạo “cửa” thời gian Tùy theo điều kiện cho trước, có thể ứng dụng mạch theo các mục đích khác nhau. Nếu đã biết độ rộng xung “cửa” Y ( thường lấy bằng 1s ) thì số xung xuất hiện đầu ra chính bằng tần số của X. Ngược lại, nếu tần số của X đã cho, chẳng hạn bằng 1 Hz ( Tx = 1s ) thì chỉ cần đếm số xung trên đầu ra ta có thể tính được độ rộng xung “cửa” Y. Đây chính là phương pháp đo tần số và thời gian được ứng dụng trong kĩ thuật hiện nay. 2.4.1.2 Cổng OR Cổng OR thực hiện hàm logic: fA,B( ) = A+ B hoặc với hàm nhiều biến: f() A,B,C,D = A++++ B C D Ký hiệu của cổng OR được biểu diễn ở hình 2-6a, b. A A ≥1 F F B B A A B B ≥1 C F C F D D E E a) Theo tiêu chuẩn ANSI b) Theo tiêu chuẩn IEEE Hình 2-6 a, b. Ký hiệu của cổng OR. Tương tự như cổng AND, nguyên lý hoạt động của cổng OR có thể được giải thích thông qua bảng trạng thái (Bảng 2.6a,b) và đồ thị dạng xung - hình 2-7. A B f A B f www.4tech.com.vn 0 0 0 L L L 0 1 1 L H H 1 0 1 H L H 1 1 1 H H H a) Theo giá trị logic b) Theo mức điện thế Bảng 2.6 a, b. Bảng trạng thái của cổng OR. 18
Chương 2: Đại số Boole và các phương pháp biểu diễn hàm 0 1 1 0 0 0 1 1 1 0 A 0 0 1 1 1 0 0 1 0 0 f B 0 1 1 1 1 0 1 1 1 0 t t t t t t t t t t t0 t1 2 3 4 5 6 7 8 9 10 Hình 2-7. Đồ thị dạng xung của cổng OR. Một cổng OR có n lối vào sẽ có 2n hạng tích trong bảng trạng thái của nó. 2.4.1.3. Cổng NOT Cổng NOT thực hiện hàm logic: fA= Ký hiệu của cổng NOT được chỉ ra trên hình 2-8 a, b. 1 A A A A A A 1 A A a) Theo tiêu chuẩn ANSI. b) Theo tiêu chuẩn IEEE. Hình 2-8a,b. Ký hiệu của cổng NOT Hoạt động của cổng NOT khá đơn giản, nếu lối vào: A0= thì A1= , A A nếu A1= thì A0= Hình 2-9 Nguyên lý này được minh hoạ bằng đồ thị dạng xung ở hình 2-9. Hoạt động của cổng NOT được tóm tắt ở bảng 2.7a,b. A f A f www.4tech.com.vn 0 1 L H 1 0 H L a) Theo giá trị logic b) Theo mức logic Bảng 2.7a, b. Bảng trạng thái của cổng NOT. 2.4.2 Logic dương và logic âm Logic dương là logic có điện thế mức H luôn lớn hơn điện thế mức L (Hình 2-10). 19
Chương 2: Đại số Boole và các phương pháp biểu diễn hàm V H 0 1 1 0 0 1 0 1 1 1 0 0 1 0 L t 0 a) Logic dương với mức dương. V 0 t H 0 1 1 0 0 1 0 1 1 1 0 0 1 0 L b) Logic d ương với mức âm. Hình 2-10a,b. Đồ thị dạng xung của logic dương Logic âm thì ngược lại, logic 1 có điện thế thấp hơn mức 0. Khái niệm logic âm thường được dùng để biểu diễn trị các biến. Logic âm và mức âm của logic là hoàn toàn khác nhau. 2.4.3 Một số cổng ghép thông dụng Khi ghép ba loại cổng logic cơ bản nhất sẽ thu được các mạch logic từ đơn giản đến phức tạp. Ở đây ta chỉ xét một vài mạch ghép đơn giản nhưng rất thông dụng. 2.4.3.1 Cổng NAND Ghép nối tiếp một cổng AND với một cổng NOT ta được cổng NAND (Hình 2-11). A AB fAB= B Hình 2-11. Sơ đồ cấu tạo cổng NAND Hàm ra của cổng NAND 2 và nhiều biến vào như sau: fAB= f= ABCD Ký hiệu cổng NAND (hình 2-12a,b) và bảng trạng thái (bảng 2-8). A A f B & f www.4tech.com.vnB A B A & f C B f D C E a) Theo tiêu chuẩn ANSI b) Theo tiêu chuẩn IEEE Hình 2-12a,b. Ký hiệu của cổng NAND 20
Chương 2: Đại số Boole và các phương pháp biểu diễn hàm A B f A B f 0 0 1 L L H 0 1 1 L H H 1 0 1 H L H 1 1 0 H H L Bảng 2.8a,b. Bảng trạng thái của cổng NAND 2.4.3.2 Cổng NOR Cổng NOR được thiết lập bằng cách nối tiếp một cổng OR với một cổng NOT. Từ hình 2-13 ta có thể viết được hàm ra của cổng NOR 2 và nhiều lối vào như sau: f=+ A B hay f =+++ A B C A AB+ AB+ B Hình 2-13. Sơ đồ cấu tạo cổng NOR Ký hiệu của cổng NOR 2 lối vào như chỉ ở hình 2-14a,b. A A ≥1 f f B B a) Theo tiêu chuẩn ANSI. b) Theo tiêu chuẩn IEEE. Hình 2-14a, b. Ký hiệu cổng NOR 2 lối vào Hoạt động của cổng NOR được giải thích bằng bảng trạng thái như chỉ ở bảng 2.9a,b. A B f A B f www.4tech.com.vn 0 0 1 L L H 0 1 0 L H L 1 0 0 H L L 1 1 0 H H L Bảng 2.9a, b. Bảng trạng thái của cổng NOR 2 lối vào. 2.4.3.3 Cổng khác dấu Cổng khác dấu còn có một số tên gọi khác: cổng Cộng Modul-2, cổng XOR. 21
Chương 2: Đại số Boole và các phương pháp biểu diễn hàm A AB B A fABAB= + B AB Hình 2-15. Sơ đồ của cổng XOR 2 lối vào Từ hình 2-15, ta có biểu thức của hàm khác dấu 2 lối vào là: fABAB=+ hay theo qui ước fAB= ⊕ Ký hiệu của cổng XOR 2 lối vào như hình 2-16a, b. A A f =1 f B B a) Theo tiêu chuẩn ANSI b) Theo tiêu chuẩn IEEE Hình 2-16a, b. Ký hiệu của cổng XOR 2 lối vào Bảng trạng thái của cổng XOR hai lối vào được trình bày ở bảng 2.10a,b. A B F A B F 0 0 0 L L L 0 1 1 L H H 1 0 1 H L H 1 1 0 H H L Bảng 2-10a,b. Bảng trạng thái của cổng XOR 2 lối vào Hoạt động cổng XOR nhiều lối vào cũng tương tự như cổng 2 lối vào, nghĩa là nếu số bit 1 trên tất các các lối vào là một số lẻ, thì hàm ra lấy logic 1; ngược lại nếu tổng số bit 1 trên các lối vào là một số chẵn, thì hàm ra lấy logic 0. Có thể dùng cổng XOR 2 lối vào để thực hiện hàm XOR nhiều biếwww.4tech.com.vnn. 2.4.3.4 Cổng đồng dấu (XNOR) Cổng XNOR thực hiện biểu thức logic sau: fABABhayfABA~B=+ =⊕= Ký hiệu của cổng XNOR hai lối vào được trình bày ở hình 2-17. 22
Chương 2: Đại số Boole và các phương pháp biểu diễn hàm A A =1 f f B B a) Theo tiêu chuẩn ANSI b) Theo tiêu chuẩn IEEE Hình 2-17. Ký hiệu của cổng XNOR 2 lối vào Nếu tổng số bit 0 trên tất cả các lối vào là một số lẻ, thì hàm ra của XNOR sẽ lấy logic 1. Nếu tổng số bit 0 trên tất cả các lối vào là một số chẵn, thì hàm ra lại lấy logic 0. XOR và XNOR là hai loại cổng có rất nhiều ứng dụng trong kỹ thuật số. Chúng là phần tử chính hợp thành bộ cộng, trừ , so sánh hai số nhị phân v.v 2.4.4 Các tham số chính 2.4.4.1 Mức logic VRHmax 5v VVHmax VRHmax VVHmax 4,9v V N RHmin 4v H VVHmin 3,5v 3v 2,4v VRHmin NH 2v VVHmin VVLma 1,5v 1v NL 0,8v VVLma N L 0,4v VRLmax V 0v 0,1v RLmax Vào Ra Vào Ra a) Đối với họ TTL b) Đối với họ CMOS Hình 2-19a, b. Mức logic của các họ cổng TTL và CMOS Mức logic là mức điện thế trên đầu vào và đầu ra của cổng tương ứng với logic "1" và logic "0", nó phụ thuộc điện thế nguồn nuôi của cổng (VCC đối với họ TTL (Transistor Transistor Logic) và VDD đối với họ MOS (Metal Oxide Semiconductor)). Lưu ý rằng, nếu mức logic vào vượt quáwww.4tech.com.vn điện thế nguồn nuôi có thể gây hư hỏng cho cổng. Mức TTL Mức TTL là một chuẩn quốc tế, trong đó qui định: - Điện thế nguồn nuôi VCC , VDD bằng + 5 vôn hoặc bằng - 5,2 vôn; - Mức điện thế tương ứng với logic H và L trên đầu vào, đầu ra của cổng như chỉ ở hình 2- 18a,b. Nhận xét: + Mức vào ra đối với cổng TTL và CMOS (Complementary Metal Oxide Semiconductor) khác nhau rất nhiều; 23
Chương 2: Đại số Boole và các phương pháp biểu diễn hàm + Mức vào ra sẽ ảnh hưởng đến độ phòng vệ nhiễu của cổng. 2.4.4.2 Độ chống nhiễu Độ chống nhiễu (hay độ phòng vệ nhiễu) là mức nhiễu lớn nhất tác động tới lối vào hoặc lối ra của cổng mà chưa làm thay đổi trạng thái vốn có của nó. VNH VNL VVL VRH TT TT V VVH TT TT VVL VRH VVH VRL Cổng I Cổng II Cổng I Cổng II a) Tác động nhiễu khi mức ra cao b) Tác động nhiễu khi mức ra thấp Hình 2-20a, b, Mô tả tác động nhiễu đến các cổng logic Ảnh hưởng của nhiễu có thể phân ra hai trường hợp : + Nhiễu mức cao: đầu ra cổng I lấy logic H (hình 2-20a), tất nhiên, đầu ra cổng II là logic L, nếu các cổng vẫn hoạt động bình thường. Khi tính tới tác động của nhiễu, ta có: VVVRHmin+≥ NH VHmin ⇔≥ VVV NH VHmin − RHmin Với cổng TTL: VNL ≥− 2V 2,4V =− 0,4V Với cổng CMOS: V3,5V4,9V1,4VNL ≥−=− + Nhiễu mức thấp: đầu ra cổng I lấy logic L (hình 2-20b), tương tự ta có: VVVRLmax+≤ NL VLmax ⇔≤ VVV NL VLmax − RLmax Với cổng TTL: VNL ≤ 0,8V−= 0,4V 0,4V Với cổng CMOS: V1,5V0,1V1,4VNL ≤−= 2.4.4.3 Hệ số ghép tải K Cho biếtwww.4tech.com.vn khả năng nối được bao nhiêu lối vào tới đầu ra của một cổng đã cho. Hệ số ghép tải phụ thuộc dòng ra (hay dòng phun) của cổng chịu tải và dòng vào (hay dòng hút) của các cổng tải ở cả hai trạng thái H, L. 24
Chương 2: Đại số Boole và các phương pháp biểu diễn hàm Cổng chịu tải Cổng chịu tải Các cổng tải Các cổng tải H L A A B B I IRH RL a) Mức ra của cổng chịu tải là H b) Mức ra của cổng chịu tải là L Hình 2-21a,b. Mô tả về hệ số ghép tải. 2.4.4.4. Công suất tiêu thụ +Vcc +Vcc I CCH ICCL L H H L H H Hình 2-22. Hai trạng thái tiêu thụ dòng của cổng logic ICCH - Là dòng tiêu thụ khi đầu ra lấy mức H, ICCL - Là dòng tiêu thụ khi đầu ra lấy mức L. Theo thống kê, tín hiệu số có tỷ lệ bit H / bit L khoảng 50%. Do đó, dòng tiêu thụ trung bình ICC được tính theo công thức : ICC = (ICCH + ICCL)/ 2 Công suất tiêu thụ trung bình của mỗi cổng sẽ là : P0 = ICC . VCC 2.4.4.5. Trễ truyền lan Tín hiệu đi qua một cổng phải mất một khoảng thời gian, được gọi là trễ truyền lan. www.4tech.com.vnVào Vào Ra Ra tTHL tTLH Hình 2-23. Minh hoạ trễ truyền lan của tín hiệu 25
Chương 2: Đại số Boole và các phương pháp biểu diễn hàm Trễ truyền lan xảy ra tại cả hai sườn của xung ra. Nếu kí hiệu trễ truyền lan ứng với sườn trước là tTHL và sườn sau là tTLH thì trễ truyền lan trung bình là: tTtb = ( t THL + t TLH )/2 Thời gian trễ truyền lan hạn chế tần số công tác của cổng. Trễ càng lớn thì tần số công tác cực đại càng thấp. TÓM TẮT Trong chương 2 chúng ta giới thiệu về các phương pháp biểu diễn và rút gọn hàm Boole. Ngoài ra còn giới thiệu một số cổng logic thông dụng và các tham số chính của chúng. CÂU HỎI ÔN TẬP Bài 2.1 Rút gọn hàm sau theo phương pháp dùng bảng Karnaugh: 1. F (A, B, C) = Σ (0, 2, 4, 6,7). a. AB+ C b. AB+ C c. AB+ C d. AB+ C 2. F (A, B, C, D) = Σ (0, 1, 8, 9, 10) a. BC+ D b. BC+ ABD c. BC+ ABD d. BC+ ABD 2.2 Rút gọn hàm sau theo phương pháp đại số 1. CD++ CD . AC D a. CD b. CD c. CD d. CD 2. ABC.ABwww.4tech.com.vn++ BC CA a. AB+ AC b. AB++ AC BC c. AC+ BC d. AB+ BC 2.3 Rút gọn hàm sau theo phương pháp Quine-Mc.CLUSKEY: F (A, B, C, D) = Σ (2, 3, 6, 7, 12, 13, 14, 15). a. AC+ AB 26
Chương 2: Đại số Boole và các phương pháp biểu diễn hàm b. AC+ AD c. AC+ AB d. AC+ AB 2.4 Hai mạch điện ở hình dưới đây là tương đương A A B B a. Do đều bằng A+B b. Do đều bằng B c. Do đều bằng AB d. Do đều bằng A+AB Bài 2.5 Phân tích ý nghĩa các tham số chính của các họ cổng logic. Bài 2.6 Trình bày về độ phòng vệ nhiễu của các họ cổng logic? Tính độ phòng vệ nhiễu của một cổng logic họ TTL, biết VVL = 0 V ÷ 0,8 V, VVH = 2,0 V ÷ 5,0 V, VRL = 0 V ÷ 0,4 V, VRH = 2,4 V ÷ 5,0 V? a. VNH==− 0.4V, V NL 0.4 b. VNH=− 0.4V, V NL =− 0.4 c. VNH== 0.4V, V NL 0.4 d. VNH=− 0.4V, V NL = 0.4 Bài 2.7 Cho mạch điện như hình 1. Biểu thức hàm ra là: A F B Hình 1 www.4tech.com.vna. AB+ AB b. AB+ AB c. AB+ AB d. AB+ AB Bài 2.8 Phân tích ý nghĩa của việc tối ưu hoá mạch điện của các họ cổng logic? Cho ví dụ minh hoạ? Bài 2.9 Chứng minh các đẳng thức: a. ABABAB⊕= + 27
Chương 2: Đại số Boole và các phương pháp biểu diễn hàm b. AB (A ⊕ B ⊕ C) = ABC c. A ⊕ B ⊕ C = ⎯A ⊕⎯B ⊕⎯C Bài 2.10 Liệt kê 3 phần tử logic cơ bản trong kỹ thuật số? a. AND, OR và NOT b. NAND, AND và NOT c. AND, NOR và NAND d. AND, OR và XNOR Bài 2.11 Phần tử logic AND 2 lối vào cho đầu ra bằng 1 khi các đầu vào là bao nhiêu? a. 0 và 0 b. 0 và 1 c. 1 và 0 d. 1 và 1 Bài 2.12 Đọc biểu thức A+B như thế nào? a. A AND B b. A XOR B c. A OR B d. A NAND B www.4tech.com.vn 28
Chương 3: Cổng logic TTL và CMOS CHƯƠNG 3: CỔNG LOGIC TTL VÀ CMOS GIỚI THIỆU Xét về mặt cơ bản thì có hai loại linh kiện bán dẫn đó là lưỡng cực và đơn cực. Dựa trên các linh kiện này, các mạch tích hợp được hình thành và có sẵn trên thị trường. Các chức năng kỹ thuật số khác nhau cũng được chế tạo trong nhiều dạng khác nhau bằng cách sử dụng công nghệ lưỡng cực và đơn cực. Một nhóm các IC tương thích với các mức logic giống nhau và các điện áp nguồn để thực hiện các chức năng logic đa dạng phải được chế tạo bằng cách sử dụng cấu hình mạch chuyên biệt được gọi là họ mạch logic. Các yếu tố chính của một IC lưỡng cực là điện trở, điốt và các transistor. Có hai loại hoạt động cơ bản trong các mạch IC lưỡng cực: • Bão hoà. • Không bão hoà. Trong mạch logic bão hoà, các transistor được vận hành trong vùng bão hoà, còn trong các mạch logic không bão hoà thì các transistor không làm việc tại vùng bão hoà. Các họ mạch logic lưỡng cực được bão hoà là: • Mạch logic Điện trở - Transistor (RTL). • Mạch logic Điốt – Transistor (DTL). • Mạch logic Transistor – Transistor (TTL). Các họ mạch logic lưỡng cực không bão hòa là: • Schottky TTL. • Mạch logic ghép cực phát (ECL). Các linh kiện MOS là các linh kiện đơn cực và chỉ có các MOSFET được vận hành trong các mạch logic MOS. Các họ mạch logic MOS là: • PMOS. www.4tech.com.vn• NMOS. • CMOS Trong chương 3 sẽ trình bày các họ cổng logic chủ yếu và được dùng phổ biến hiện nay. Phần cuối của chương trình bày một số mạch cho phép giao tiếp giữa các họ logic TTL và CMOS. 29
Chương 3: Cổng logic TTL và CMOS NỘI DUNG 3.1. CÁC HỌ CỔNG LOGIC 3.1.1. Họ DDL DDL (Diode Diode Logic) là họ cổng logic do các diode bán dẫn tạo thành. Hình 3-1a,b là sơ đồ cổng AND, OR 2 lối vào họ DDL. +5V R1 D1 A f A D2 f B B a) Cổng AND D1 A f A D2 f B B R1 b) Cổng OR Hình 3-1. Mạch điện cổng AND và OR họ DDL. Bảng trạng thái sau thể hiện nguyên lý hoạt động của mạch thông qua mức điện áp vào/ra của các cổng AND và OR họ DDL AND OR A (V) B (V) F (V) A (V) B (V) F (V) 0 0 0,7 0 0 0 0 3 0,7 0 5 4,3 3 0 0,7 5 0 4,3 3 3 4,7 5 5 4,3 www.4tech.com.vnBảng 3-1. Bảng trạng thái của cổng AND và OR họ DDL Ưu điểm của họ DDL: − Mạch điện đơn giản, dễ tạo ra các cổng AND, OR nhiều lối vào. Ưu điểm này cho phép xây dựng các ma trận diode với nhiều ứng dụng khác nhau; − Tần số công tác có thể đạt cao bằng cách chọn các diode chuyển mạch nhanh; − Công suất tiêu thụ nhỏ. Nhược điểm : 30
Chương 3: Cổng logic TTL và CMOS − Độ phòng vệ nhiễu thấp (VRL lớn) ; − Hệ số ghép tải nhỏ. Để cải thiện độ phòng vệ nhiễu ta có thể ghép nối tiếp ở mạch ra một diode. Tuy nhiên, khi đó VRH cũng bị sụt đi 0,6V. 3.1.2. Họ DTL Để thực hiện chức năng đảo, ta có thể đấu nối tiếp với các cổng DDL một transistor công tác ở chế độ khoá. Mạch cổng như thế được gọi là họ DTL (Diode Transistor Logic). Ví dụ, hình 3-2a, b là các cổng NOT, NAND thuộc họ này. +5V +5V +5V +5V 2k 2k 4k 4k f f D1 D2 D3 D1 D2 D3 Q1 A Q1 A D4 5k 5k B a) b) Hình 3-2. Sơ đồ mạch điện của họ cổng TDL. Trong hai trường hợp trên, nhờ các diode D2, D3 độ chống nhiễu trên lối vào của Q1 được cải thiện. Mức logic thấp tại lối ra f giảm xuống khoảng 0,2 V ( bằng thế bão hoà UCE của Q1). Do IRHmax và IRLmax của bán dẫn có thể lớn hơn nhiều so với diode nên hệ số ghép tải của cổng cũng tăng lên. Bằng cách tương tự, ta có thể thiết lập cổng NOR hoặc các cổng liên hợp phức tạp hơn. Vì tải của các cổng là điện trở nên hệ số ghép tải (đặc biệt đối với NH) còn bị hạn chế, mặt khác trễ truyền lan của họ cổng này còn lớn. Những tồn tại trên sẽ được khắc phục từng phần ở các họ cổng sau. 3.1.3. Họ RTL Họ RTL (Resistor Transistor Logic) là các cổng logic được cấu tạo bởi các điện trở và transistor.www.4tech.com.vn Hình 3-3 là sơ đồ của một mạch NOT họ RTL. Khi điện áp lối vào là 0 V, điện áp trên base của transistor sẽ âm nên transistor cấm như vậy lối ra trên collector của transistor sẽ ở mức cao. Do lối ra này được nối lên nguồn +5 V thông qua diode D nên giá trị điện áp lối ra lúc này khoảng 5,7 V, nhận mức logic cao. Khi điện áp lối vào là 5 V do hai điện trở lối vào có giá trị lần lượt là 1 k và 10 k, nên điện áp tại base sẽ đủ lớn để làm transistor thông làm cho điện áp lối ra là 0 V. Như vậy logic lối ra sẽ là đảo của logic của tín hiệu lối vào. Tương tự như mạch hình 3-3, nếu một điện trở được nối thêm ở lối vào như hình 3-4 sau mạch sẽ trở thành mạch NOR họ RTL. 31
Chương 3: Cổng logic TTL và CMOS Hình 3-3. Cổng NOT họ RTL Bảng 3-2 thể hiện quan hệ điện áp của cổng NOR họ RTL, chỉ khi cả hai lối vào A và B cùng ở giá trị 0 V thì transistor mới cấm và lối ra nhận logic cao. Các trường hợp khác đều dẫn đến transistor thông và làm giá trị logic lối ra ở mức thấp. A (V) B (V) F (V) 0 0 5,7 0 5 0 5 0 0 5 5 0 Bảng 3-2. Bảng trạng thái của cổng NOR họ RTL Hình 3.4. Cổng NOR họ RTL 3.1.4. Họ TTLwww.4tech.com.vn Do hạn chế về tốc độ, họ DTL đã trở nên lạc hậu và bị thay thế hoàn toàn bởi họ mạch TTL. Hạn chế tốc độ của DTL được giải quyết bằng cách thay các điốt đầu vào thành transistor đa lớp tiếp giáp BE. a. Cổng NAND TTL 32
Chương 3: Cổng logic TTL và CMOS +Vcc R1 R2 R3 300Ω 4kΩ 1,6kΩ Q3 A Q1 Q2 D3 A f f B B Q4 D1 D2 R4 1kΩ Hình 3-5. Sơ đồ mạch điện một cổng NAND 2 lối vào. Hình 3-5 là sơ đồ nguyên lý của mạch NAND TTL. Nó có thể được chia ra thành 3 phần. Transistor Q1, trở R1 và các diode D1, D2 tạo thành mạch đầu vào, mạch này thực hiện chức năng NAND. Transistor Q2, các trở R2, R4 tạo thành mạch giữa Q3, Q4, R3 và diode D3 tạo thành mạch lối ra như phân tích ở trên. Khi bất kỳ một lối vào ở mức thấp thì Q1 đều trở thành thông bão hoà, do đó, Q2 và Q4 đóng, còn Q3 thông nên đầu ra của mạch sẽ ở mức cao. Lối ra sẽ chỉ xuống mức thấp khi tất cả các lối vào đều ở mức logic cao và làm transistor Q1 cấm. Diode D3 được sử dụng như mạch dịch mức điện áp, nó có tác dụng làm cho Q3 cấm hoàn toàn khi Q2 và Q4 thông. Diode này nhiều khi còn được mắc vào mạch giữa collector Q2 và base của Q3. +Vcc R7 R1 R2 R3 R5 130Ω 4kΩ 4kΩ 1,6kΩ 1,6kΩ D3 Q7 Q6 A Q4 Q1 D4 www.4tech.com.vn f B Q3 Q2 Q5 Q8 R4 R6 D1 D2 1 kΩ 1 kΩ Hình 3-6. Sơ đồ mạch điện của một cổng OR 2 lối vào. 33
Chương 3: Cổng logic TTL và CMOS b. Cổng OR TTL Hình 3-6 là sơ đồ của một cổng OR họ TTL tiêu chuẩn hai lối vào. Trong trường hợp này, mạch vào sử dụng các bán dẫn đơn. Tuy nhiên, nguyên lý hoạt động của mạch vào này cũng giống với cổng NAND hình 3-5. c. Cổng collector để hở Nhược điểm của họ cổng TTL có mạch ra khép kín là hệ số tải đầu ra không thể thay đổi, nên nhiều khi gây khó khăn trong việc kết nối với đầu vào của các mạch điện tử tầng sau. Cổng logic collector để hở khắc phục được nhược điểm này. Hình 3-7 là sơ đồ của một cổng TTL đảo collector hở tiêu chuẩn. Muốn đưa cổng vào hoạt động, cần đấu thêm trở gánh ngoài, từ cực collector đến +Vcc. +5V R1 R2 4kΩ 1,6kΩ ≡ A Q1 Q2 A f Q3 f D1 R3 1,6kΩ Hình 3-7. Mạch điện của một cổng NOT collector hở. Một nhược điểm của cổng logic collector hở là tần số hoạt động của mạch sẽ giảm xuống do phải sử dụng điện trở gánh ngoài. d. Cổng TTL 3 trạng thái Một cổng logic, ngoài hai trạng thái cao và thấp tại đầu ra của nó còn có một trạng thái trung gian được gọi là cổng ba trạng thái. Trạng thái trung gian này còn có tên là trạng thái đầu ra có trở kháng Z cao hay trạng thái treo. Cổng có ký hiệu như chỉ ở hình 3-8. Tương tự như cổng collector hở, các họ cổng logic đều có cổng 3 trạng thái. Hình 3-8 là một ví dụ về mạch điện của cổng NAND ba trạng thái họ TTL tiêu chuẩn . A www.4tech.com.vnA F F B E E (a) (b) Hình 3-8. Ký hiệu của cổng ba trạng thái : (a) cổng NOT; (b) cổng AND. Hoạt động của cổng NAND 3 trạng thái được giải thích bằng bảng trạng thái 3-3. Khi trên lối vào E có mức logic thấp, cổng hoạt động như một cổng NAND. Trên lối ra f sẽ tồn tại hai trạng thái cao và thấp như thường lệ. 34
Chương 3: Cổng logic TTL và CMOS +5V +Vcc R3 R5 R1 R2 R5 1,6kΩ 130Ω 4k 4k D1 Q4 A Q3 Q4 Q1 D2 B f Lối ra Z cao E Q2 Q5 R4 Q5 1k Hình 3-9. Mạch điện cổng NAND 3 trạng thái và sơ đồ tương đương của nó. E A B f Ngược lại, khi trên lối vào E ở mức cao thì L L L H bất luận trên hai lối vào A, B có giá trị logic nào (dấu x trong bảng trạng thái mang ý nghĩa tuỳ L L H H chọn) lối ra f luôn ở trạng thái treo, hay thả nổi. L H L H Trạng thái này tương đương với trạng thái đầu ra L H H L không được nối tới một điểm nào trong mạch. Ứng với trạng thái này, trở kháng Z trên đầu ra của cổng, H x x - nhìn từ phía tải vào sẽ rất lớn. Theo sơ đồ tương H x x - đương, lúc này cả Q4, Q5 đều khoá. Lối ra f dường như bị treo trong mạch. Do đó, trạng thái này còn H x x - được gọi là trạng thái treo. H x x - Trong kỹ thuật số, cổng ba trạng thái thường Bảng 3-3. Bảng trạng thái của được dùng làm các bộ đệm đầu ra, khoá điều khiển cổng 3 trạng thái. hướng dữ liệu e. Họ TTL có diode Schottky ( TTL + S ) Cổng TTL tiêu chuẩn có nhược điểm chung là thời gian trễ truyền lan lớn. Nguyên nhân của nhượwww.4tech.com.vnc điểm này là do tất cả bán dẫn trong mạch đều công tác ở chế độ bão hoà. Một trong những biện pháp giảm nhỏ trễ truyền lan là sử dụng diode Schottky để chống hiện tượng bão hoà này. − Diode và bán dẫn Schottky Cấu tạo của diode Schottky cũng giống như diode Silic. Nhờ việc chèn thêm một lớp oxit kim loại vào giữa tiếp giáp p-n mà điện thế phân cực của nó là 0,4 Vdc (thấp hơn 0,6 vôn đối với diode Silic và cao hơn 0,2 với diode Ge). Ký hiệu của diode và bán dẫn Schottky cho ở hình 3-10. 35
Chương 3: Cổng logic TTL và CMOS C C B B E E a) Kí hiệu Diode b) Cấu tạo bán dẫn c) Kí hiệu bán Schottky Schottky dẫn Schottky Hình 3-10. Cấu tạo của diode Schottky Mạch điện dùng diode Schottky chống bão hoà cho các bán dẫn như hình 3-10b. Để đơn giản, người ta gọi mạch này là bán dẫn Schottky và ký hiệu như hình 3-10c. +Vcc R1 R2 R3 8,2k 900Ω 50Ω Q3 Q5 R4 A Q1 Q2 3,5kΩ f B Q6 R5 R6 D1 D2 500Ω 250Ω Q4 Hình 3-11. Mạch điện của cổng NAND 2 lối vào họ TTL+S − Mạch điện họ cổng TTL + S Nếu thay tất cả diode và bán dẫn trong mạch điện của họ TTL tiêu chuẩn bằng các diode và bán dẫn Schottky, ta sẽ có mạch điện họ cổng TTL+S. Hình 3-11 là một ví dụ về cổng NAND dùng diode Schottky. Nhờ sử dụng diode và bán dẫn Schottky mà tần số công tác của họ cổng này tăng đáng kể. Thời gian trễ truywww.4tech.com.vnền lan của cổng TTL+S khoảng 3 ns, công suất tiêu thụ khoảng 19 mW. Khi chỉ tiêu thời gian trễ không cần cao thì giá trị các điện trở phân cực được tăng lên để giảm dòng tiêu thụ của mỗi bán dẫn xuống. Họ cổng như thế có tên gọi là TTL+LS (Transistor Transistor Logic + Lowpower Schottky Diode). Công suất tiêu thụ của họ cổng này chỉ khoảng 2 mW và thời gian trễ truyền lan vẫn đạt khoảng 9,5 ns. Nếu cần nâng cao tần số công tác, ngoài việc giảm trị số các điện trở phân cực, người ta còn dùng các cách nối mạch cải tiến. Họ cổng thu được có tên là TTL+AS. 36
Chương 3: Cổng logic TTL và CMOS 3.1.5. Họ MOS FET Bán dẫn trường (MOS FET) cũng được dùng rất phổ biến để xây dựng mạch điện các loại cổng logic. Đặc điểm chung và nổi bật của họ này là: − Mạch điện chỉ bao gồm các MOS FET mà không có điện trở − Dải điện thế công tác rộng, có thể từ +3 đến +15 V − Độ trễ thời gian lớn, nhưng công suất tiêu thụ rất bé Tuỳ theo loại MOS FET được sử dụng, họ này được chia ra các tiểu họ sau. 1. Loại PMOS Mạch điện của họ cổng này chỉ dùng MOSFET có kênh dẫn loại P. Công nghệ PMOS cho phép sản xuất các mạch tích hợp với mật độ cao nhất. Hình 3-12 là sơ đồ cổng NOT và cổng NOR loại PMOS. Ở đây MOSFET Q2, Q5 đóng chức năng các điện trở. VDD VDD S S A A G Q3 G Q1 D D f = A S S B G Q4 G Q2 D f= A+B S D G Q5 VSS D VSS a) Cổng NOT b) Cổng NOR Hình 3-12. Mạch điện của cổng NOT và NOR theo công nghệ PMOS. 2. Loại NMOS VDD VDD Q1 Q1 www.4tech.com.vnf f Q2 Q2 Q3 A A B Q3 B V SS VSS a) Cổng NAND b) Cổng NOR Hình 3-13. Mạch điện cổng NAND và NOR theo công nghệ NMOS. 37
Chương 3: Cổng logic TTL và CMOS Hình 3-13 là sơ đồ cổng NAND và NOR dùng NMOS. Dấu + trên các lối vào muốn chỉ cực tính của tín hiệu kích thích. Trong trường hợp này, Q1 cũng đóng chức năng là một điện trở. Đối với cổng NAND, ta nhận thấy rằng chỉ khi trên cả hai lối vào A và B đều lấy mức cao thì đầu ra mới có mức thấp. Ứng với 3 tổ hợp biến vào còn lại, lối ra f đều có logic thấp. Hoạt động của cổng NOR cũng được giải thích tương tự. 3. Cổng CMOS CMOS là viết tắt các từ tiếng Anh “Complementary MOS”. Mạch điện của họ cổng logic này sử dụng cả hai loại MOS FET kênh dẫn P và kênh dẫn N. Bởi vậy có hiện tượng bù dòng điện trong mạch. Chính vì thế mà công suất tiêu thụ của họ cổng, đặc biệt trong trạng thái tĩnh là rất bé. Hình 3-14 là mạch điện của cổng NOT và NAND thuộc họ CMOS. Điểm nổi bật trong mạch điện của họ cổng này là không tồn tại vai trò các điện trở. Chức năng logic được thực hiện bằng cách thay đổi trạng thái các chuyển mạch có cực tính ngược nhau. Dấu trừ và dấu cộng trên cực cửa các MOSFET chỉ ra cực tính điều khiển chuyển mạch. Nhờ đặc điểm cấu trúc mạch, mức VRL, VRH đạt được gần như lý tưởng. Để minh hoạ, ta có thể tìm hiểu hoạt động của cổng NOT. Từ hình 3-14a, dễ thấy rằng, nếu tác động tới lối vào A logic thấp thì Q1 sẽ thông, Q2 khoá. Lối ra f gần như được nối tắt tới VDD và cách ly hẳn với đất, nghĩa là VRH ≈ VDD. Ngược lại, khi A lấy mức cao, Q1 mở và Q2 đóng. Do đó, lối ra f gần như nối đất và cách ly với VDD. Nói khác đi, VRL ≈ 0. VDD VDD S S S G Q1 G Q2 G Q1 D D f D D A f D G Q3 A G Q2 S S B Q4 a) Cổng NOT b) Cổng NAND Hình 3-14. Mạch điện của họ cổng CMOS. 4. Cổng www.4tech.com.vntruyền dẫn Dựa trên công nghệ CMOS, người ta sản xuất loại cổng có thể cho qua cả tín hiệu số lẫn tín hiệu tương tự. Bởi vậy cổng được gọi là cổng truyền dẫn. Sơ đồ nguyên lý và ký hiệu cổng truyền dẫn như hình 3-15. 38
Chương 3: Cổng logic TTL và CMOS G Q1 D S Vào/Rao Ra/Vào Vào/Ra Ra/Vào +5V D S Q2 Điều khiển G a) Mạch điện b) Ký hiệu Hình 3-15. Cổng truyền dẫn. Mạch nguyên lý của cổng truyền dẫn cũng sử dụng hai MOSFET có kênh dẫn ngược nhau. Tuy nhiên cách điều khiển trạng thái các chuyển mạch lại khác với cổng logic thông thường. Trong trường hợp này, người ta phân cực sao cho khi có tín hiệu điều khiển thì cả hai chuyển mạch Q1 và Q2 cùng dẫn điện. Khi đó, mạch tương đương như một dây dẫn. Các cổng đảo (trong sơ đồ ký hiệu) đảm bảo cực tính điều khiển phù hợp cho cả hai cực G của mỗi MOSFET. Tính dẫn điện của cổng truyền dẫn phụ thuộc mạnh vào tần số công tác và giá trị tải. Vì sử dụng công nghệ CMOS nên tần số công tác của cổng chỉ giới hạn ở 6 MHz. Họ CMOS cũng có cổng D để hở và cổng ba trạng thái như họ TTL. 3.1.6- Họ ECL ECL (Emitter Coupled Logic) là họ cổng logic có cực E của một số bán dẫn nối chung với nhau. Họ mạch này cũng sử dụng công nghệ TTL, nhưng cấu trúc mạch có những điểm khác hẳn với họ TTL. Ngoài việc sử dụng hồi tiếp âm trên điện trở RE để chống bão hoà, mạch điện của họ ECL còn tận dụng được ưu điểm của mạch khuếch đại vi sai, nên tần số công tác họ này là cao nhất trong các họ. Ngoại trừ thời gian trễ, tất cả các tham số còn lại đều kém hơn các họ khác. +Vcc D R5 R6 R8 Lối C Q8 Ra vào B Lối ra OR Q7 A - 0,9 V Q4 Q5 Q6 Lối ra NOR Q1 Q2 Q3 D1 -1,29 D2 www.4tech.com.vn R1 R2 R3 R4 RE R7 R9 - 1,75 V Vào -Vcc = - 5V - 1,4 V - 1,2 V a) Mạch điện nguyên lý b) Đồ thị mức vào/ra Hình 3-16. Cổng OR/NOR thuộc họ ECL. Hình 3-16 là mạch điện và đồ thị mức vào ra của một cổng OR/NOR thuộc họ ECL. Vì điện thế ở trên hai cực collector của Q4, Q5 là bù nhau nên có thể lấy ra ở cực E của Q7 chức năng OR và ở cực E của Q8 chức năng NOR. Để mạch hoạt động theo logic mức âm, +Vcc được nối đất, - 39
Chương 3: Cổng logic TTL và CMOS Vcc được nối tới âm nguồn. Mức logic trong mạch được biến đổi từ giá trị thấp là -1,75 V đến giá trị cao là - 0,9 V so với điện thế đất. Khi muốn có mức logic ra dương các cực E nối tới đất. 3.2. GIAO TIẾP GIỮA CÁC CỔNG LOGIC CƠ BẢN TTL-CMOS VÀ CMOS-TTL Trong nhiều ứng dụng, yêu cầu chuyển đổi các tín hiệu giữa các mức logic khác nhau như từ TTL sang CMOS hoặc ngược lại. Các cổng logic collector hở hoặc các mạch khuếch đại transistor đơn giản thường được sử dụng trong các mạch chuyển đổi này. 3.2.1. Giao tiếp giữa TTL và CMOS. Để tạo được giao tiếp giữa TTL và CMOS thì ta phải để ý đến nguồn cung cấp của 2 họ. Họ TTL cần điện áp cung cấp là + 5V, họ CMOS có thể dùng điện áp cung cấp từ +3V đến +15V. a. Cùng điện áp cung cấp +5V. Trong trường hợp này điện áp ra của TTL nhỏ hơn so với điện áp vào của CMOS. Do vậy ta phải dùng mạch bổ sung để tương hợp hai loại IC khác nhau. Giải pháp tiêu chuẩn là dùng điện trở kéo lên giữa điều khiển TTL và tải CMOS như hình 3-17. + 5V Rp Điều khiển TTL Tải CMOS Hình 3-17. Điều khiển TTL và tải CMOS b. Khác điện áp cung cấp. Điện áp cung cấp dùng cho IC CMOS thích hợp nhất là từ +9V đến +12V. Một cách dùng để điện áp cung cấp lớn là sử dụng IC TTL hở mạch Collector như ở hình 3-18, vì tầng ra của TTL hở cực C chỉ gồm transistor nhận dòng với cực C thả nổi. Ở hình này cực C để hở được nối với nguồn cung cấp +12V qua điện trở kéo lên 6,8kΩ. Khi lối ra của họ TTL ở mức L thì dòng của nó là: www.4tech.com.vn12V Inhận dòng = =1, 76mA 6,8kΩ Khi lối ra của TTL ở mức H thì lối ra của cực C để hở tăng lên một cách thụ động đến +12V. Trong trường nào thì các lối ra của TTL cũng đều tương hợp với các trạng thái ở lối vào của CMOS. 40
Chương 3: Cổng logic TTL và CMOS + 5V + 12V 6,8k TTL hở mạch Tải CMOS Collector Hình 3-18. Điều khiển TTL hở mạch Collector và tải CMOS c. Bộ chuyển mức nguồn dùng CMOS. Hình 3-19 là bộ chuyển mức CMOS 40109. Tầng lối vào của IC dùng điện áp cung cấp +5V trong khi tầng lối ra dùng +12V. Trong hình 3-19, IC TTL tiêu chuẩn điều khiển bộ chuyển mức nguồn, nó kéo IC TTL lên ít nhất là +2,4V. Điện trở kéo lên tiếp tục đưa điện áp lên cao đến mức +5V, mức này đảm bảo chắc chắn lối vào ở mức H. Lối ra của bộ chuyển mức nối với nguồn +12V. + 5V + 12V 3,3k Bộ chuyển mức Điều khiển 40109 Tải CMOS TTL Hình 3-19. Bộ chuyển mức CMOS cho phép sử dụng hai loại nguồn +5V và +12V. 3.2.2. Giao tiếp giữa CMOS và TTL Để tạo ra được giao tiếp giữa họ CMOS và TTL thì ta phải quan tâm đến vấn đề chuyển mức điện áp cho tới khi trạng thái lối ra của CMOS phù hợp với lối vào của TTL. Ta phải đảm bảo chắc chắn lối ra ở trạng thái L của CMOS luôn luôn nhỏ hơn 0,8 V(đây là điện áp lối vào lớn nhất ở trạng thái L của họ TTL). Điện áp lối ra ở trạng thái H của CMOS luôn luôn lớn hơn 2 V(đây là điện áp lối vào nhỏ nhất ở trạng thái H của họ TTL). a. www.4tech.com.vnCùng điện áp cung cấp +5V. Theo số liệu kỹ thuật của IC 74Cxx thì trường hợp xấu nhất dòng lối ra của CMOS điều khiển TTL là: IOL MAX = 360μA ; IOH MAX = - 360μA Điều này có nghĩa là điều khiển CMOS có thể cho nhận dòng là 360 μA khi ở trạng thái L, đó là dòng vào đối với IC TTL loại Schottky công suất thấp. Mặt khác, điều khiển CMOS có thể cho dòng nguồn 360 μA, nó lớn hơn mức cần thiết để điều khiển dòng vào ở trạng thái H. Như vậy hệ số ghép tải giữa CMOS và 74LS là bằng 1. 41
Chương 3: Cổng logic TTL và CMOS Đối với loại IC TTL công suất thấp thì có dòng lối vào là 180 μA thì hệ số ghép tải giữa CMOS và 74L là bằng 2. IC CMOS không thể điều khiển trực tiếp IC TTL tiêu chuẩn, vì dòng lối vào ở trạng thái L yêu cầu là 1,6 mA, mà transistor nhận dòng của IC CMOS có điện trở xấp xỉ 1,11kΩ (trường hợp xấu nhất). Nên điện áp lối ra của IC CMOS bằng 1,6 mA x 1,11kΩ = 1,78 V. Điện áp này quá lớn đối với lối vào ở trạng thái L của IC TTL. - Dùng tầng đệm bằng CMOS. + 5V Tầng đệm CMOS Điều khiển CMOS Tải TTL Hình 3-20. Tầng đệm CMOS có thể điều khiển tải TTL tiêu chuẩn Hình 3-20 là mạch điều khiển IC CMOS với hệ số tải qua tầng đệm. Tầng đệm có dòng ra lớn. Ví dụ IC 74C902 có 6 tầng đệm CMOS, mỗi tầng đệm có dòng ở lối ra trong trường hợp xấu nhất là: IOL MAX = 3.60mA IOH MAX = 800μA Vì tải TTL tiêu chuẩn có dòng lối vào ở trạng thái L bằng 1,6mA và dòng lối vào ở trạng thái H là 48 μA, IC 74C902 có thể điều khiển hai tải TTL tiêu chuẩn. Các IC khác được dùng làm tầng đệm như hình 5-19 là IC CD4049A, 4050: đảo; CD405CA: không đảo, 74C901: đảo b. Khác điện áp cung cấp. Các tầng đệm CMOS như 74C902 có thể dùng điện áp cung cấp từ +3V đến +15V và điện áp lối vào từ -0,3 V đến +15V> Điện áp lối vào có thể lớn hơn điện áp cung cấp mà không làm hỏng loại IC dùng làm tầng đệm này. Ví dụ ta có thể dùng điện áp lối vào ở trạng thái H là +12V ngay khi điện áp cung cấp chỉ bằng 5V. Hình 5-23 là mạch điều khiển CMOS dùng điện áp cung cấp +12V, trong khi tầng đệm CMOS có điệnwww.4tech.com.vn áp cung cấp là +5V. + 12V + 5V Tầng đệm CMOS Điều khiển CMOS Tải TTL Hình 3-21. Điều khiển CMOS hoạt động thích hợp nhất với nguồn cung cấp +12V. 42
Chương 3: Cổng logic TTL và CMOS c. Giao diện của hở cực máng. Ta đã biết ở IC TTL hở mạch Collector, tầng lối ra của transistor nhận dòng với cực C thả nổi. Tương tự như vậy đối với IC CMOS cũng có hở cực máng. Ví dụ: IC 74C906 có 6 tầng đệm hở cực máng. + 5V + 12V 3,3k Tầng đệm Điều khiển CMOS hở Tải TTL CMOS cực máng Hình 3-22. Tầng đệm CMOS hở cực máng làm tăng dòng nhận. Hình 3-22 là mạch dùng tầng đệm CMOS hở cực máng làm giao diện điều khiển CMOS và tải TTL. Điện áp cung cấp cho hầu hết các tầng đệm là +12V. Tuy vậy có thể nối tầng đệm hở cực máng với nguồn cung cấp +5V qua một điện trở kéo lên (pull up) có giá trị 3,3kΩ. Cách nối này có ưu điểm là cả điều khiển CMOS và tầng đệm CMOS đều được cung cấp nguồn +12V, không kể lối ra hở cực máng giao diện với TTL TÓM TẮT Chương 3 đã trình bày cấu trúc, nguyên lý và đặc điểm của cổng thường dùng. Xuất phát từ thực tế mạch điện đã vi mạch hoá, nên trọng tâm chú ý nghiên cứu của chúng ta là các cổng được vi mạch hoá. Có 2 loại vi mạch số phổ biến nhất : TTL và MOS. TTL là công nghệ điển hình trong nhóm công nghệ transistor bao gồm TTL, HTL, ECL , MOS là công nghệ vi mạch sử dụng MOSFET, trong đó điển hình là MOS Đồng thời trong chương 3 cũng đưa ra vấn đề giao tiếp giữa các họ cổng đó với nhau. CÂU HỎI ÔN TẬP 1. Chức năng của mạch logic RTL có sơ đồ như hình vẽ sau: www.4tech.com.vn a. NOR 43
Chương 3: Cổng logic TTL và CMOS b. OR c. AND d. NAND 2. Với mạch có sơ đồ như trong câu hỏi 1, nhưng điện áp logic lối vào tương ứng với các mức logic cao và thấp lần lượt là 10 V và 0 V thì chức năng của mạch là gì? a. NOR b. OR c. AND d. NAND 3. Cho mạch có sơ đồ như sơ đồ sau, điện áp logic lối và tương ứng với các mức logic cao và thấp lần lượt là 1 V và 0 V, nêu chức năng của mạch? a. NOR b. OR c. AND d. NAND 4. Chức năng của diode D3 trong sơ đồ sau là gì? www.4tech.com.vn a. Cách ly transistor Q3 và Q4 b. Dịch mức điện áp làm cho Q3 và Q4 không bao giờ cùng đóng hoặc cùng mở 44
Chương 3: Cổng logic TTL và CMOS c. Chống nhiễu lối ra d. Cách ly Q4 khỏi mạch ngoài nối vào đầu ra f 5. Chức năng của mạch biểu diễn trong sơ đồ như câu hỏi 4 sẽ thay đổi thế nào nếu diode D3 chuyển tới chân base của transistor Q3 (cathode D3 nối với base Q3 còn anode nối với collector Q2)? a. Q3 luôn cấm b. Q3 luôn mở c. Chức năng của mạch không thay đổi d. Lối ra luôn ở trạng thái treo 6. Cổng collector hở sẽ hoạt động bình thường như các cổng logic bình thường nếu : a. Lối ra được nối lên nguồn thông qua một trở gánh b. Lối ra được nối lên nguồn thông qua một tụ gánh c. Lối ra nối xuống đất thông qua một trở d. Lối ra nối xuống đất thông qua một tụ 7. Tác dụng của trạng thái trở kháng lối ra cao trong cổng ba trạng thái là : a. Đưa ra mức logic thứ 3 là trung bình của hai mức cao và thấp b. Cách ly giữa các lối ra của các cổng logic khi chúng cùng được nối vào một lối vào c. Có mức logic thấp nhưng trở kháng cao d. Có mức logic cao nhưng trở kháng cao 8. Mạch điện được biểu diễn trong sơ đồ sau có còn hoạt động như bình thường không nếu như diode D1 bị nối tắt ? www.4tech.com.vn a. Mạch trở thành cổng NAND với hai trạng thái lối ra như các cổng NAND thường b. Mạch trở thành cổng NOR 45
Chương 3: Cổng logic TTL và CMOS c. Trạng thái lối ra không theo logic cơ bản nào d. Vẫn hoạt động bình thường là cổng NAND 3 trạng thái 9. Mạch điện như trong câu hỏi 8 có còn hoạt động như bình thường không nếu như điện trở R4 có giá trị bằng 10 k? a. Nó sẽ hoạt động như mạch NOR b. Nó sẽ hoạt động như mạch XOR c. Vẫn hoạt động bình thường d. Cả ba cách trả lời trên đều sai 10. Với mạch điện TTL như sơ đồ trong câu hỏi 4, hiện tượng gì sẽ xảy ra khi một trong hai lối vào để lửng? a. Lối vào này được tính logic 0 b. Lối vào này được tính logic 1 c. Mạch không hoạt động d. Cả ba cách trả lời trên đều sai 11. So sánh cổng NOT họ MOS và CMOS ta thấy : a. Công suất tiêu thụ của MOS cao hơn CMOS b. Công suất tiêu thụ của CMOS cao hơn MOS c. Công suất tiêu thụ của hai họ như nhau d. Cả ba cách trả lời trên đều sai 12. Có cho phép đầu vào của mạch CMOS để lơ lửng không? Có thể nói đầu vào để lửng tương đương với mức cao không? a. Được- Có thể coi là mức 1 b. Được- Phải coi là mức 0 c. Không được- Để mạch hoạt động bình thường thì đầu vào không dùng phải nối với mức logic 0 d. www.4tech.com.vnKhông được- Để mạch hoạt động bình thường thì đầu vào không dùng phải nối với mức logic 1 13. Cổng truyền dẫn là cổng a. Chỉ cho phép tín hiệu số đi qua theo một chiều nhất định b. Chỉ cho phép tín hiệu số đi qua theo hai chiều c. Chỉ cho phép tín hiệu tương tự đi qua theo một chiều nhất định d. Cho phép tín hiệu tương tự đi qua theo hai chiều 46
Chương 3: Cổng logic TTL và CMOS 14. Ưu điểm của các cổng logic họ ECL là a. Tần số công tác nhanh b. Điện áp nguồn nuôi thấp c. Công suất tiêu thụ thấp d. Độ chống nhiễu cao www.4tech.com.vn 47
Chương 4: Mạch logic tổ hợp CHƯƠNG 4: MẠCH LOGIC TỔ HỢP GIỚI THIỆU CHUNG Các hàm logic được thực hiện nhờ các hệ vật lý gọi là các hệ logic hay là các mạch logic. Trong chương 4 chúng ta đề cập đến các mạch logic tổ hợp, tức là các mạch mà tín hiệu ở đầu ra chỉ phụ thuộc vào tín hiệu ở đầu vào của mạch tại thời điểm đang xét. Nói cách khác, các tín hiệu ra không phụ thuộc vào "lịch sử " của tín hiệu vào trước đó, nghĩa là các hệ này làm việc theo nguyên tắc không có nhớ. Hoạt động của các mạch tổ hợp được mô tả bằng các bảng trạng thái hoặc bằng các hàm chuyển mạch logic đặc trưng cho quan hệ giữa các đại lượng vào và ra của hệ thống. Về mặt cấu trúc, các mạch tổ hợp không chứa một thiết bị hoặc một phần tử nhớ thông tin nào cả. Trong chương này đề cập đến các mạch điện cụ thể thực hiện các chức năng khác nhau của hệ thống số. Các mạch điện này được thiết kế dựa trên các cổng logic tổ hợp. Các cổng logic này được tích hợp trong một IC cỡ vừa (MSI) có chứa khoảng vài chục tới vài trăm các các cổng logic cơ sở đó được xét đến ở chương 4. Những linh kiện này được chế tạo nhằm thực hiện một số các hoạt động thu nhận, truyền tải, biến đổi các dữ liệu thông qua tín hiệu nhị phân, xử lý chúng theo một phương thức nào đó. Phần đầu của chương giới thiệu cách phân tích và thiết kế các mạch logic tổ hợp đơn giản. Phần tiếp theo giới thiệu về Hazard trong mạch logic tổ hợp. Đây là phần rất quan trọng khi thiết kế mạch. Nếu không để ý đến hiện tượng này có thể dẫn đến sự làm việc sai lệch của cả hệ thống. Phân tích và nhận dạng Hazard có ý nghĩa rất quan trọng không những trong tổng hợp các hệ logic mà cả trong tự động chẩn đoán trạng thái làm việc của chúng. Phần tiếp theo giới thiệu một số mạch tổ hợp thông dụng trong các hệ thống số: - Mã hoá và giải mã các luồng dữ liệu nhị phân. - Hợp kênh và phân kênh để chọn hoặc chia tách các luồng số nhị phân theo những yêu cầu nhất định để định tuyến cho chúng trong việc truyền dẫn thông tin, - Các mạch cộng, trừ. - Các phépwww.4tech.com.vn so sánh số để đánh giá định tính và định lượng trọng số của các số nhị phân. - Mạch tạo và kiểm tra tính chẵn lẻ. - Đơn vị số học và logic (ALU). 48
Chương 4: Mạch logic tổ hợp NỘI DUNG 4.1 KHÁI NIỆM CHUNG Căn cứ vào đặc điểm và chức năng logic, các mạch số được chia thành 2 loại chính: mạch tổ hợp và mạch tuần tự (mạch tuần tự được trình bày ở chương sau). 1) Đặc điểm cơ bản của mạch tổ hợp Trong mạch số, mạch tổ hợp là mạch mà trị số ổn định của tín hiệu đầu ra ở thời điểm đang xét chỉ phụ thuộc vào tổ hợp các giá trị tín hiệu đầu vào. Đặc điểm cấu trúc mạch tổ hợp là được cấu trúc nên từ các cổng logic. Vậy các mạch điện cổng ở chương 2 và các mạch logic ở chương 3 đều là các mạch tổ hợp. 2) Phương pháp biểu diễn chức năng logic Các phương pháp thường dùng để biểu diễn chức năng logic của mạch tổ hợp là hàm số logic, bảng trạng thái, sử dụng logic, bảng Cac nô (Karnaugh), cũng có khi biểu thị bằng đồ thị thời gian dạng xung. Đối với vi mạch cỡ nhỏ (SSI) thường biểu diễn bằng hàm logic. Đối với vi mạch cỡ vừa (MSI) thường biểu diễn bằng bảng trạng thái. Sơ đồ khối tổng quát của mạch logic tổ hợp được trình bày ở hình 4-1. x0 Y0 x1 Mạch logic tổ Y1 Hình 4-1 Sơ đồ khối tổng quát của mạch hợp logic tổ hợp. x Y n-1 m-1 Như vậy, mạch logic tổ hợp có thể có n lối vào và m lối ra. Mỗi lối ra là một hàm của các biến vào. Quan hệ vào, ra này được thể hiện bằng hệ phương trình tổng quát sau: Y0 = f1(x0,x1, ,xn-1); Y1 = f2(x0,x1, ,xn-1); www.4tech.com.vn Ym-1 = fm-1(x0,x1, ,xn-1). Từ đó, ta thấy rằng đặc điểm nổi bật của mạch logic tổ hợp là hàm ra chỉ phụ thuộc các biến vào mà không phụ thuộc vào trạng thái của mạch. Cũng chính vì thế, trạng thái ra chỉ tồn tại trong thời gian có tác động vào. Thể loại của mạch logic tổ hợp rất phong phú. Phạm vi ứng dụng của chúng cũng rất rộng. 49
Chương 4: Mạch logic tổ hợp 4.2 PHÂN TÍCH MẠCH LOGIC TỔ HỢP Phân tích mạch logic tổ hợp là đánh giá, phê phán một mạch đó. Trên cơ sở đó, có thể rút gọn, chuyển đổi dạng thực hiện của mạch điện để có được lời giải tối ưu theo một nghĩa nào đấy. Mạch tổ hợp có thể bao gồm hai hay nhiều tầng, mức độ phức tạp của của mạch cũng rất khác nhau. Nếu mạch đơn giản thì ta tiến hành lập bảng trạng thái, viết biểu thức, rút gọn, tối ưu (nếu cần) và cuối cùng vẽ lại mạch điện. Nếu mạch phức tạp thì ta tiến hành phân đoạn mạch để viết biểu thức, sau đó rút gọn, tối ưu (nếu cần) và cuối cùng vẽ lại mạch điện. 4.3 THIẾT KẾ MẠCH LOGIC TỔ HỢP Thiết kế là bài toán ngược với bài toán phân tích. Nội dung thiết kế được thể hiện theo tuần tự sau: 1- Phân tích bài toán đã cho để gắn hàm và biến, xác lập mối quan hệ logic giữa hàm và các biến đó; 2- Lập bảng trạng thái tương ứng; 4- Từ bảng trạng thái có thể viết trực tiếp biểu thức đầu ra hoặc thiết lập bảng Cac nô tương ứng; 4- Dùng phương pháp thích hợp để rút gọn, đưa hàm về dạng tối giản hoặc tối ưu theo mong muốn; 5- Vẽ mạch điện thể hiện. Ví dụ : Một ngôi nhà hai tầng. Người ta lắp hai chuyển mạch hai chiều tại hai tầng, sao cho ở tầng nào cũng có thể bật hoặc tắt đèn. Hãy thiết kế một mạch logic mô phỏng hệ thống đó? Lời giải: + Nếu ký hiệu hai công tắc là hai biến A, B. Khi ở tầng 1 ta bật đèn và lên tầng 2 thì tắt đèn đi và ngược lại. Như vậy đèn chỉ có thể sáng ứng với hai tổ hợp chuyển mạch ở vị trí ngược nhau. Còn đèn tắt khi ở vị trí giống nhau. Hệ thống chiếu sáng trong có sơ đồ như hình 4-2. 1 1 Bảng trạng thái mô tả hoạt động của hệ như chỉ A B ở bảng 4-1. www.4tech.com.vn0 0 Biểu thức của hàm là: fABAB=+ = AB ⊕ hoặc VAC fAB= A AB B Hình 4-2 Mạch điện của hệ thống chiếu sáng Đây là hàm cộng XOR đã quen thuộc ở các chương trước. Hàm này có thể được thể hiện bằng nhiều kiểu mạch khác nhau. Hình 4-3 là một dạng sơ đồ thể hiện hàm f. 50
Chương 4: Mạch logic tổ hợp A B f 0 0 0 A f 0 1 1 B 1 0 1 1 1 0 Bảng 4-1. Bảng trạng thái mô Hình 4-3. Sơ đồ logic thể hiện hàm f t ả ho ạ t động của hệ chiếu sáng 4.4 HAZARD TRONG MẠCH TỔ HỢP 4.4.1. Khái niệm. Việc thiết kế các mạch logic nhìn chung không phức tạp, vì cần có biểu thức toán là ta có thể vẽ ra được mạch điện và lắp ráp thành hệ thống điều khiển. Trên thực tế, không phải mạch nào cũng có thể hoạt động tốt được, nguyên nhân là do cấu trúc của mạch tổ hợp gây ra, hiện tượng hoạt động không ổn định xảy ra trong mạch tổ hợp được gọi là hazard. Hazard còn được gọi là sự "sai nhầm", hoạt động lúc được lúc không của mạch logic. Sự "sai nhầm" này có thể xảy ra trong một mạch điện hoàn toàn không có hỏng hóc linh kiện. Tức là trong mạch, các linh kiện hoàn toàn tốt nhưng điều khiển chức năng lúc được lúc không. Nói chung là mạch hoạt động không có sự tin cậy. Hiện tượng của Hazard trong mạch tổ hợp có thể gặp là: - Hazard chỉ xuất hiện một lần và không bao giờ gặp lại nữa. - Hazard có thể xuất hiện nhiều lần (theo một chu kỳ nào đó hoặc không theo một chu kỳ nào). - Hazard có thể do chính chức năng của mạch điện gây ra. Đây là trường hợp khó giải quyết nhất khi thiết kế. Như ta đã biết, một trong các đặc tính quan trọng nhất của mạch điện khi hoạt động là quán tính, độ linh động hay sự chậm trễ của mạch. Chính sự chậm trễ này làm cho tín hiệu từ đầu vào không thể truyền ngay tức khắc tới đầu ra của mạch điện, điều này làm cho các thiết bị điều khiển phía sau không thể có phản ứng tức khắc đối với tín hiệu đưa vào. Do tất cả các mạch điện đều có thời gian trễ nhất định, ngay cả ở các mạch vi điện tử cũng có thời gian trễ. Sự thay đổi nhiệt độ môi trường cũng làm cho thời gian trễ thay đổi, dẫn đến sự sai lệch khi điều khiển của mạch logic, đó chínhwww.4tech.com.vn là hazard. 4.4.2. Bản chất của Hazard Để hiểu được nguyên nhân xuất hiện hazard trong mạch logic tổ hợp, hazard chỉ xuất hiện trong mạch tổ hợp mà không xuất hiện ở bất kỳ hệ thống điện tử nào khác. Ta xét ví dụ sau: Giả sử tín hiệu vào là X = (x1, x2, x3, x4) thay đổi giá trị từ (0 0 0 1) đến (1 1 1 1), tức là (X) thay đổi từ Q→P. Nhìn vào bảng Cac nô (hình 4-4) ta thấy đáp ứng ra của mạch logic tổ hợp khi tín hiệu vào bị thay đổi có giá trị: f(Q) = f(0001) = 1 → f(P) = f(1111)= 1 51
Chương 4: Mạch logic tổ hợp t0 x3x4 x1x2 00 01 11 10 x1 00 1 1 1 0 Mạch x2 f(x) t1 logic 01 0 0 0 1 t'0 x3 11 1 1 1 0 x4 10 0 0 1 1 Hình 4-4. Mạch chức năng logic Như vậy tín hiệu vào (X) thay đổi giá trị từ Q = (0001) đến P = (1111) làm cho đáp ứng ra của mạch bị thay đổi giá trị từ 1 san g 1 , sự thay đổi điều khiển ở đầu ra của mạch theo sự thay đổi tín hiệu vào (X) → điều này hoàn toàn chính xác, khi đó hazard không xuất hiện và không xảy ra điều khiển bị sai nhầm. Nhưng thực tế có thể không được như vậy vì khi tín hiệu vào thay đổi từ Q = (0001) đến P = (1111), ta thấy tín hiệu x1, x2, x3 bị thay đổi còn giá trị x4 không bị thay đổi. Mạch điện nào cũng xuất hiện thời gian trễ là (τ) và sự thay đổi giá trị (0→1 hay 1→0) của tín hiệu đều có thời gian trễ nhất định. Trong trường hợp này, các tín hiệu vào (x1, x2, x3) có giá trị logic bị thay đổi khi ta thay đổi bộ tín hiệu vào, và chúng sẽ có một thời gian trễ nhất định (có thể rất nhỏ, cỡ μs hay ns). Mặt khác, thời gian trễ của mỗi đường tín hiệu vào (xi) lại khác nhau, dù cùng một chủng loại IC. Như vậy nếu (x1, x2, x3) được thay đổi đồng thời và chúng có thời gian trễ khác nhau thì vẫn xảy ra hiện tượng "chạy đua" của tín hiệu vào tới đầu ra của mạch điện. Vì có sự "chạy đua" giữa ba tín hiệu vào (x1, x2, x3) (x4 không thay đổi nên không đua), giả sử x2 chạy nhanh hơn (có thời gian trễ nhỏ hơn) x1, x2 (giả sử thời gian trễ của hai tín hiệu này bằng nhau). Mối quan hệ này ta có thể biểu diễn như sau: (X) ⎯ (x1 x2 x3 x4) Đáp ứng ra t0 ⎯ 0 0 0 1 f(Q) = 1 ↓ ↓ ' t 0 ⎯ 0 1 0 1 f(0101) = 0 ↓ ↓ ↓ t1www.4tech.com.vn ⎯ 1 1 1 1 f(P) = 1 Do x2 "chạy" nhanh hơn x1 và x3 nên giá trị của x2 chuyển từ 0 sang 1 trước giá trị của x1 và x3. Sau một thời gian thì (x1, x3) mới chuyển từ 0 sang 1. Quan hệ "chạy đua" giữa ba tín hiệu vào được minh hoạ bằng biểu đồ sau: Do x2 "chạy nhanh" hơn (x1, x3) nên trong khoảng thời gian Δt đã xuất hiện một xung zêrô nhất thời. Như vậy trong thời gian trễ τ của mạch tín hiệu ra đã thay đổi từ 1→0→1 (đúng ra là không được thay đổi), tạo ra một xung kim nhất thời. Hiện tượng xuất hiện một xung zêrô ở đầu ra của mạch được gọi là hiện tượng hazard và đây là hazard nhất thời, nó chỉ xuất hiện trong thời gian trễ τ sau đó lại mất ngay. Như vậy ta có thể nói rằng sự "chạy đua" của tín hiệu vào gây ra 52
Chương 4: Mạch logic tổ hợp x1, x3 hazard, hay thời gian trễ của mạch sẽ làm xuất hiện thời gian trễ hazard, đó là tín hiệu điều khiển không mong muốn τ ở đầu ra. Xung Hazard là một xung kim xuất hiện ở đầu t ra của mạch logic tổ hợp, vì thời gian xuất hiện (Δt) 0 nhỏ hơn thời gian trễ của mạch (τ) nên xung hazard x2 có thể xuất hiện nhưng không gây nguy hiểm, không gây ra sự điều khiển sai nhầm. Vì xung hazard quá t hẹp nên năng lượng của nó không đủ lớn để có thể 0 Q P kích nhầm hay kích được các mạch điện tiếp theo, f(x) do đó dù có xung hazard nhưng mạch điện vẫn hoạt 1 0 1 động tốt. Xung hazard chỉ thật sự nguy hiểm khi độ Δt rộng Δt đủ lớn thì nó có đủ năng lượng để lật chuyển 0 t mạch điện tiếp theo gây ra hiện tượng điều khiển ' t0 t 0 t1 nhầm. Hình 4-5. Hiện tượng hazard Như vậy có thể thấy với bộ tín hiệu vào thay đổi kiểu khác với tổ hợp trên thì có thể không xuất hiện xung hazard. Hay với một chức năng khác dù có hiện tượng "chạy đua" tín hiệu vào giữa (x1,x3 và x2) như ví dụ trên nhưng có f(0101) = 1 thì hazard cũng không thể xuất hiện do xung zêrô nhất thời không có.Do vậy ta thấy hiện tượng hazard xuất hiện rất ngẫu nhiên cho dù mạch điện chứa toàn các linh kiện tốt. 4.4.3. Phân loại. Đầu tiên ta đề cập đến một số định nghĩa tên gọi khi nói về hazard như sau: Q = (q1, q2, qk, qk+1, qn ) P = ( q1 ,q2 qk ,qk+1, qn ) Ở đây P và Q là tập tín hiệu vào của mạch, nhưng yêu cầu giữa P và Q cần có số lượng vị trí thay đổi giá trị logic ≥ 2, vì chỉ khi tập tín hiệu vào thay đổi giá trị logic đồng thời với ít nhất 2 vị trí (2 biến số) thì mới xuất hiện hiện tượng "chạy đua" tín hiệu vào, và khi đó hazard mới có khả năng xuất hiện. Còn nếu tín hiệu vào chỉ thay đổi giá trị lần lượt trên từng đầu vào một thì sẽ không có hiện tượng chạy đua tín hiệu và hazard không thể xuất hiện được. Định nghĩa 1: Nếu tập tín hiệu vào (X) thay đổi từ Q sang P thì được gọi là có sự chuyển đổi từ Q www.4tech.com.vnsang P (Q → P). Định nghĩa 2: Hazard nhất thời xuất hiện trong mạch logic tổ hợp là hiện tượng tín hiệu ra ở một hoặc nhiều đầu ra của mạch xuất hiện khác với các giá trị quy định cho chúng theo hàm Boole trong thời gian chuyển đổi từ Q → P. Định nghĩa 3: Hazard nhất thời xuất hiện trong mạch logic tổ hợp trong thời gian chuyển đổi từ Q → P gọi là hazard tĩnh nếu và chỉ nếu f(Q) = f(P). Ở đây f(X) là hàm logic được thực hiện bởi các mạch đã cho. Định nghĩa 4: Hazard nhất thời xuất hiện trong mạch logic tổ hợp trong thời gian chuyển đổi từ Q → P gọi là hazard động nếu và chỉ nếu f(Q) = f(P). Như vậy khi có hazard nhất thời 53
Chương 4: Mạch logic tổ hợp động thì tín hiệu ở đầu ra thay đổi ít nhất ba lần, ví dụ 1→0→1→0, nghĩa là có ít nhất hai xung nhiễu xuất hiện. Loại hazard này thường xảy ra trong các mạch tổ hợp. Định nghĩa 5: Hazard nhất thời gọi là hazard hàm số trong thời gian chuyển đổi từ Q→P nếu: - f(Q)=f(P) - Hàm f(X) lấy cả hai giá trị 1 và 0 trong thời gian chuyển đổi từ Q→P Định nghĩa 6: Hazard nhất thời gọi là hazard logic trong thời gian chuyển đổi từ Q→P nếu: - f(Q)=f(P) - Hàm f(X) chỉ nhận một giá trị như nhau (hoặc 0 hoặc 1) - Trong thời gian chuyển đổi từ Q→P xuất hiện một xung hazard ở đầu ra. 4.4.3.1. Hazard tĩnh trong mạch logic. Do có hiện tượng "chạy đua" giữa các tín hiệu vào với nhau trong thời gian chuyển từ Q→P mà xuất hiện hazard. Nếu f(Q) = f(P) tức là có sự thay đổi của tín hiệu vào nhưng sự điều khiển ở đầu ra của mạch logic vẫn không đổi dù là 0 hay 1, nhưng xuất hiện hazard, khi số lượng tín hiệu chạy đua không nhiều, đó chính là hazard tĩnh. Hazard nhất thời cũng chính là hazard tĩnh, tức là loại hazard chỉ xuất hiện như một xung không theo quy định của hàm logic. Hiện tượng này không nguy hiểm, vì độ rộng của xung hazard tĩnh Δt luôn nhỏ hơn thời gian trễ τ của mạch, nên mạch logic vẫn hoạt động bình thường dù có xuất hiện hazard. Nhưng hazard tĩnh nguy hiểm ở chỗ: nó có thể gây ra "sai nhầm" cho điều khiển của hệ thống logic khi giá trị độ rộng hazard (Δt) đủ lớn, điều này sẽ xảy ra khi sự "chạy đua" của tín hiệu vào quá chênh lệch, nghĩa là có tín hiệu vào "chạy" quá nhanh còn tín hiệu khác lại "chạy" quá chậm, hiện tượng này được minh hoạ ở hình 4-6. x1, x4 τ t 0 x2 www.4tech.com.vn 0 t f(x) Q P Δt 0 t ' t0 t 0 t1 Hình 4-6. Chạy đua ở hazard tĩnh 54
Chương 4: Mạch logic tổ hợp Ta thấy x2 trong quá trình "chạy đua" (thay đổi giá trị logic) đã "chạy" nhanh hơn so với tín hiệu x1, x4, thể hiện ở hình vẽ độ dốc xung x2 lớn hơn, điều đó làm cho Δt của xung hazard tăng theo, khi đó xung hazard trở nên "nguy hiểm" hơn vì nó có thể kích lật chuyển một mạch điện tiếp sau hệ thống mạch logic, gây hiện tượng điều khiển "sai nhầm" trong mạch logic. 4.4.3.2. Hazard động trong mạch logic. Trong thực tế khi thay đổi tín hiệu vào của mạch logic ứng với quá trình chuyển đổi (Q→P) có thể có rất nhiều tín hiệu vào cùng thay đổi khi đó có sự chạy đua của các tín hiệu vào tới đầu ra của mạch. Ví dụ trường hợp Q = (0000); P = (1101), dễ dàng nhận thấy có sự chạy đua (X) (X) ⎯ (x1 x2 x3 x4) t0 ⎯ 0 0 0 0 f(Q) = 1 ↓ ' t 0 ⎯ 0 1 0 0 f(X') = 0 ↓ " t 0 ⎯ 1 1 0 0 f(X") = 1 ↓ t1 ⎯ 1 1 0 1 f(P) = 0 Do có nhiều tín hiệu vào đồng thời thay đổi giá trị logic từ 0 sang 1 và từ 1 về 0 mà mỗi tín hiệu vào có tốc độ "chạy" khác nhau nên vô tình làm cho giá trị hàm f(X) ở đầu ra thay đổi như ở hình bên. Hiện tượng tín hiệu ra f(X) thay đổi giá trị từ 1→0→1→0 được gọi là hazard động, tức là xuất hiện nhiều xung không cần thiết trong khoảng thời gian trễ của mạch (τ). Như vậy trong thời gian rất nhỏ τ xuất hiện rất nhiều xung hazard nhỏ hơn τ thì ta có thể hiểu là xung hazard động không có gì nguy hiểm cả, vì một xung bị chia ra nhiều xung con thì năng lượng còn rất nhỏ và độ rộng xung quá bé nên không đủ kích mạch khác được. Hiện tượng này ta có thể hiểu là khi đèn dang sáng ta cho tín hiệu thay đổi để đèn tắt nhưng do có hiện tượng chạy đua nên sau khi đèn tắt thì lại hơi sáng lên rồi mới tắt hẳn. Hazard động ít có khả năng gây ra điều khiển "sai nhầm" trong mạch logic tổ hợp. (X) τ www.4tech.com.vnt 0 f(x) Q P 0 t ' " t0 t 0 t 0 t1 Hình 4-7. Hazard động 55
Chương 4: Mạch logic tổ hợp 4.4.3.3. Hazard hàm số trong mạch logic. Hazard có thể xuất hiện do chức năng của mạch trong cả hai trường hợp là hàm f(X) lấy giá trị logic là 0 hoặc 1. Hazard nhất thời gọi là hazard hàm số trong thời gian chuyển đổi từ Q→P nếu: - f(Q)=f(P) - Hàm f(X) lấy cả hai giá trị 1 và 0 trong thời gian chuyển đổi từ Q→P Điều này có nghĩa là trong thời gian chuyển đổi Q→P thì hàm logic không thay đổi giá trị (f(Q)=f(P)), nhưng nếu lấy f(Q)=f(P) = 0 thì thì hazard vẫn xuất hiện hoặc lấy f(Q)=f(P)=1 thì hazard vẫn xảy ra. Hiện tượng này được gọi là hazard hàm số. Trên thực tế có những hàm số hazard nhất thời chỉ xuất hiện khi điều khiển logic là 1 (f(X) = 1) còn điều khiển logic ở đầu ra là 0 thì không có hazard nhất thời xuất hiện và ngược lại có thể điều khiển ra không bị hazard. Độ nguy hiểm của hazard hàm số cũng giống như hazard tĩnh, nhưng nó nguy hiểm hơn một mức nữa vì bất kỳ quá trình điều khiển nào (0 hay 1) đều có khả năng xuất hiện hazard, tức là điều có khả năng gây ra "sai nhầm" khi điều khiển mạch. 4.4.3.4. Hazard logic trong mạch logic. Đây là loại hazard nguy hiểm nhất, hay gây ra điều khiển "sai nhầm" nhiều nhất trong các hệ thống mạch tổ hợp điều khiển. Bản chất của loại hazard này như sau: Khi tập tín hiệu vào của hàm logic thay đổi đồng thời nhiều biến trong thời gian chuyển đổi Q → P, mà mỗi một lần tín hiệu vào có thời gian trễ khác nhau, trong quá trình "chạy đua" này gặp phải trường hợp Q = (00000), P = (11101) (X) ⎯ (x1 x2 x3 x4 x5) t0 ⎯ 0 0 0 0 0 f(Q) = 1 ↓ ↓ ' t 0 ⎯ 0 0 1 0 0 f(X') = 0 ↓ ↓ " t 0 ⎯ 0 1 1 0 0 f(X") = 0 www.4tech.com.vn ↓ ↓ t"'0 ⎯ 0 1 1 0 1 f(X"') = 0 ↓ ↓ t1 ⎯ 1 1 1 0 1 f(P) = 1 56
Chương 4: Mạch logic tổ hợp Hiện tượng hazard logic được mô tả trên (X) τ hình 4-8: Hazard nhất thời gọi là hazard logic trong thời gian chuyển đổi từ Q→P nếu: t 0 - f(Q)=f(P) f(x) Q - Hàm f(X) chỉ nhận một giá trị như nhau P (hoặc 0 hoặc 1) Δt - Trong thời gian chuyển đổi từ Q→P 0 t ' " "' xuất hiện một xung hazard có độ rộng Δt lớn ở t0 t 0 t 0 t 0 t1 đầu ra, khi quá trình chạy đua ngẫu nhiên của các tín hiệu vào tạo ra hàm f(X) có cùng một Hình 4-8. Hazard logic giá trị logic. Như vậy trong quá trình chuyển đổi từ Q → P của tập tín hiệu vào, có nhiều tín hiệu cùng thay đổi giá trị và hàm logic vô tình hay ngẫu nhiên xảy ra trường hợp có cùng một giá trị logic hazard ở đầu ra f(X) của mạch. Điều đó tạo nên một xung hazard ở đầu ra của của mạch độ rộng Δt lớn lên rất nhiều, khi Δt lớn làm cho xung hazard có năng lượng lớn đủ khả năng kích (X) τ chuyển một mạch tiếp theo sau mạch điều khiển, điều đó gây ra hiện tượng điều khiển t "sai nhầm" trong hệ thống logic tổ hợp. Đây 0 là điều vô cùng nguy hiểm đối với các hệ Q f(x) P thống tổ hợp cỡ lớn có nhiều đầu vào. Trên thực tế quá trình chuyển đổi từ Q t →P trong mạch logic tổ hợp rất phức tạp, rất 0 t t ít khi gặp từng loại hazard riêng biệt mà gặp 0 1 sự tổ hợp hỗn loạn các loại hazard trên. Hiện Hình 4-9. Hiện tượng tổng quát xuất hiện Hazard tượng này được minh hoạ bằng hình 4-9. Tóm lại, mỗi một mạch điều khiển có thể xuất hiện nhiều loại hazard, có mạch logic có số lượng biến số "chạy đua" rất lớn nhưng hazard lại không xuất hiện, nhưng có mạch rất đơn giản thì hazard lại xuất hiện và gây ra điều khiển "sai nhầm". Vì vậy muốn khắc phục được hazard thì phải căn cứ vào mạch điện cụ thể của nó, rồi dùng kỹ thuật phân tích phát hiện khả năng xuất hiện hazard, sauwww.4tech.com.vn đó tìm cách khắc phục hazard. Sau đây là một vài biện pháp khắc phục và hạn chế sự xuất hiện hazard trong hệ thống logic diều khiển. 4.4.4. Các biện pháp khắc phục Hazard. τ2 Như đã phân tích ở trên, hazard xuất hiện do x1 τ1 có sự chạy đua tín hiệu vào trong hệ logic tổ hợp, τ3 nói cách khác hazard xuất hiện là do sự khác nhau x về thời gian trễ truyền lan từ đầu vào đến đầu ra 2 của mạch, từ đó ta có những biện pháp khắc phục τ1 τ2 x3 hazard như sau: Hình 4-10. Phương pháp khắc phục Hazard 57
Chương 4: Mạch logic tổ hợp - Biện pháp đơn giản nhất làm biến mất hazard là không để xuất hiện quá trình chạy đua của các tín hiệu vào trong mạch logic, nghĩa là chỉ thay đổi giá trị logic trên một đầu vào tín hiệu. Khi chỉ có một tín hiệu vào "chạy" trong mạch logic thì sẽ không còn "đua" tín hiệu nữa và chắc chắn hazard không thể xuất hiện. Nhưng như vậy cũng có nghĩa là từng tín hiệu vào thay đổi giá trị logic sẽ làm cho mạch hoạt động châm chạp, và không phải quá trình điều khiển nào cũng cho phép làm như vậy, thông thường có sự thay đổi nhiều tín hiệu vào cùng một lúc. - Tiếp theo khi phải chấp nhận quá trình chuyển đổi từ Q→P có nhiều tín hiệu thay đổi hay có nhiều biến (X) chạy đua. Cách khắc phục là chọn giá trị linh kiện hay IC có thời gian trễ τ nhỏ. Vì ta biết hazard chỉ xuất hiện trong thời gian trễ của mạch, τ càng nhỏ nghĩa là xung hazard có độ rộng Δt nhỏ, và như vậy nó không có đủ năng lượng để kích chuyển mạch tiếp theo.Nhưng khi chọn linh kiện lắp ráp hệ thống hay chon IC có τ nhỏ tức là phải chọn linh kiện, IC có chất lượng cao, nghĩa là giá thành của hệ điều hành tăng, đây cũng là vấn đề cần quan tâm khi thiết mạch. - Khi ta chấp nhận có sự chạy đua tín hiệu vào (X) trong quá trình chuyển đổi từ Q→P, đồng thời không dùng linh kiện có chất lượng cao để giảm giá thành và mạch vẫn hoạt động tốt đồng thời không có hazard xuất hiện, thì ta có thể dùng phương pháp khắc phục hazard bằng cách thêm các mạch trễ trên đường truyền tín hiệu, để đảm bảo cho thời gian chạy đua của các tín hiệu là tương đương nhau. Phương pháp này được minh hoạ ở hình 4-10: Ta biết tín hiệu x2 chạy nhanh tới đầu ra, nên trên đường truyền của x2 ta cho thêm hai cổng đảo có thời gian trễ là τ1 và τ2 để cho tín hiệu trên x2 xuất hiện đồng thời với x1 và x3, khi đó hazard sẽ không xuất hiện hoặc sẽ làm giảm bớt hazard . Phương pháp này có gây ra hazard nếu đường trễ thêm vào lại làm cho x2 chạy quá chậm và lại phát sinh hiện tượng chạy đua tín hiệu vào. Để tránh xảy ra hiện tượng chạy đua tín hiệu vào, cần biết chính xác thời gian trễ τ1 và τ2, sau đó phải tạo ra được cổng đảo có thời gian trễ bằng đúng giá trị τ1 và τ2. - Ở mức cao hơn khi ta phải chấp nhận có sự chạy đua tín hiệu vào trong quá trình chuyển đổi Q →P, không muốn dùng linh kiện có chất lượng cao, đồng thời đã thêm các mạch trễ (không ảnh hưởng tới chức năng của mạch logic) nhưng vẫn không thể khắc phục hết hazard thì khi đó ta dùng xung đồng bộ, tức là ta bất chấp có sự chạy đua của tín hiệu vào, và giữa các đường truyền tín hiệu từ đầu vào tới đầu ra có thời gian trễ khác nhau. Nhưng tín hiệu truyền lan trong hệ logic dù nhanh, dù chậm, đến trước hay đến sau thì chúng chỉ được lan truyền khi có sự cho phép của xung đồng bộ. Xung đồng bộ thông thường "chờ" theo đường tín hiệu chạy chậm nhất, khi đó các xung đến sớm phải "chờ" cho đầy đủ các tín hiệu khác khi đó xung đồng bộ mới cho phép truyền tiếp. Nếu cho thêmwww.4tech.com.vn vào mạch điều khiển xung đồng bộ thì cũng có thể giảm đáng kể ảnh hưởng của hazard. - Trong trường hợp các phương pháp nêu trên đều được áp dụng nhưng hiện tượng hazard vẫn xuất hiện thì ta buộc phải thay đổi chức năng điều khiển, tức là thay đổi chức năng của hàm logic của hệ thống điều khiển tức là phải xây dựng mạch điện khác. Như vậy để có được một mạch điều khiển tốt, chất lượng cao thì phần cứng xây dựng nên mạch điện mang tính quyết định. Người thiết kế phải hiểu rất kỹ và sâu sắc hệ thống kỹ thuật mà mình thiết kế thì mới có thể khắc phục được hazard trong mạch điện, cũng như phải biết thêm hay bớt các mạch điện phụ như thế nào mà không làm thay đổi chức năng của hệ thống. Từ đó làm 58
Chương 4: Mạch logic tổ hợp cho mạch có chất lượng cao hơn, giá trị kinh tế cũng cao hơn. Điều này cung dễ hiểu là các mạch điện có cùng chức năng điều khiển nhưng mỗi hãng sản xuất lại đưa ra một mạch khác nhau và giá trị kinh tế của chúng cũng khác nhau, tuỳ thuộc vào trình độ và sự quan tâm đến việc tăng độ tin cậy, tăng chất lượng điều khiển mạch của hãng. Nhưng bản chất vẫn chỉ là làm giảm tối đa khả năng xuất hiện hazard trong mạch. 4.5. MẠCH MÃ HOÁ VÀ GIẢI MÃ 4.5.1. Một số loại mã thông dụng. 4.5.1.1. Mã BCD và mã dư 3. MÃ BCD (Binary Coded Decimal) là mã được cấu tạo bằng cách dùng từ nhị phân 4 bit để mã hóa 10 kí hiệu thập phân, nhưng cách biểu diễn vẫn theo thập phân. Ví dụ đối với mã NBCD, các chữ số thập phân được nhị phân hoá theo trọng số như nhau 23, 22, 21, 20 nên có 6 tổ hợp dư, ứng với các số thập phân 10,11,12,13,14 và 15. Sự xuất hiện các tổ hợp này trong bản tin được gọi là lỗi dư. Do trọng số nhị phân của mỗi vị trí biểu diễn thập phân là tự nhiên nên máy có thể thực hiện trực tiếp các phép tính cộng, trừ, nhân, chia theo mã NBCD. Tuy nhiên nhược điểm chính của mã là tồn tại tổ hợp toàn Zero, gây khó khăn trong việc đồng bộ khi truyền dẫn tín hiệu. Vì vậy, người ta sử dụng mã Dư-3 được hình thành từ mã NBCD bằng cách cộng thêm 3 vào mỗi tổ hợp mã. Như vậy, mã không bao gồm tổ hợp toàn Zero. Mã Dư-3 chủ yếu được dùng để truyền dẫn tín hiệu mà không dùng cho việc tính toán trực tiếp. Thập phân BCD 8421 Mã dư 3 0 0000 0011 1 0001 0100 2 0010 0101 3 0011 0110 4 0100 0111 5 0101 1000 6 0110 1001 7 0111 1010 8 1000 1011 9 1001 1100 www.4tech.com.vnBảng 4-2. Mã BCD 8421 và mã dư 3 4.5.1.2. Mã Gray. Mã Gray còn được gọi là mã cách 1, là loại mã mà các tổ hợp mã kế nhau chỉ khác nhau duy nhất 1 bit. Loại mã này không có tính trọng số. Do đó, giá trị thập phân đã được mã hóa chỉ được giải mã thông qua bảng mã mà không thể tính theo tổng trọng số như đối với mã BCD. Mã Gray có thể được tổ chức theo nhiều bit. Bởi vậy, có thể đếm theo mã Gray. Cũng tương tự như mã BCD, ngoài mã Gray chính còn có mã Gray dư-3. 59
Chương 4: Mạch logic tổ hợp Thập phân Gray Gray dư 3 0 0000 0010 1 0001 0110 2 0011 0111 3 0010 0101 4 0110 0100 5 0111 1100 6 0101 1101 7 0100 1111 8 1100 1110 9 1101 1010 10 1111 1011 11 1110 1001 12 1010 1000 13 1011 0000 14 1001 0001 15 1000 0011 Bảng 4-3. Mã Gray và Gray dư 3 4.5.1.3. Mã chẵn, lẻ. Mã chẵn và mã lẻ là hai loại mã có khả năng phát hiện lỗi hay dùng nhất. Để thiết lập loại mã này ta chỉ cần thêm một bit chẵn/ lẻ (bit parity) vào tổ hợp mã đã cho, nếu tổng số bit 1 trong từ mã (bit tin tức + bit chẵn/lẻ) là chẵn thì ta được mã chẵn và ngược lại ta được mã lẻ. BCD 8421 BCD 8421chẵn BCD 8421lẻ PC PL 0000 0000 0 0000 1 0001 0001 1 0001 0 0010 0010 1 0010 0 0011 0011 0 0011 1 0100 0100 1 0100 0 0101 0101 0 0101 1 0110 0110 0 0110 1 0111 0111 1 0111 0 1000 1000 1 1000 0 1001 1001 0 1001 1 www.4tech.com.vnBảng 4-4. Mã BCD 8421 chẵn / lẻ 4.5.2. Mạch mã hoá. Mạch điện thực hiện việc chuyển tin tức sang mã, được gọi là mạch mã hoá hay mạch ghi mã. 4.5.1.1. Mạch mã hoá từ thập phân sang BCD 8421 Sơ đồ khối tổng quát của mạch Mã hoá như hình 4-7. Mạch gồm 9 lối vào (biến) ứng Với các chữ số thập phân từ 1 đến 9. Lối vào zero là không cần thiết, vì khi tất cả các lối vào khác bằng 0 thì lối ra cũng bằng 0. Bốn lối ra A, B, C, D (hàm) thể hiện tổ hợp mã tương ứng với mỗi chữ số thập phân trên lối vào theo trọng số 8421. Bảng trạng thái của mạch như bảng 4-5. 60
Chương 4: Mạch logic tổ hợp Vào thập Ra BCD phân 8 4 2 1 0 0 0 0 0 1 A 1 0 0 0 1 2 8 2 0 0 1 0 3 B 3 0 0 1 1 4 Mạch Vào 4 4 0 1 0 0 5 mã hoá Ra Thập C 5 0 1 0 1 6 BCD phân 2 6 0 1 1 0 7 8421 D 7 0 1 1 1 8 1 8 1 0 0 0 9 9 1 0 0 1 Hình 4-11 Sơ đồ khối của mạch mã hoá Bảng 4-5. Bảng trạng thái của mạch mã hoá. Từ bảng trạng thái ta viết được các hàm ra như sau: +5V R4 R3 R2 R1 A = 8 +9 = Σ (8,9) B = 4 + 5 + 6 + 7 = Σ ( 4,5,6,7) 1 C = 2 + 3 + 6 + 7 = Σ (2,3,6,7) 2 D = 1 + 3 + 5 + 7 + 9 = Σ (1,3,5,7,9) 3 Căn cứ hệ phương trình, ta xây dựng được 4 mạch điện của bộ mã hoá. Hoặc dùng ma trận 5 diode (cổng OR) để xây dựng 6 Hoặc có thể được viết lại như sau (dùng 7 định lý DeMorgan) và dùng ma trận diode (cổng AND) để xây dựng mạch: 8 9 A = 8 + 9 = 8 . 9 B = 4 + 5+ 6 + 7 = 4 . 5 . 6 . 7 A B C D C = 2 + 3+ 6 + 7 = 2 . 3 . 6 . 7 Hình 4-12 Mạch điện của bộ mã hoá dùng D = 1+ 3+ 5+ 7 + 9 = 1 . 3 . 5 . 7 . 9 diode. 4.5.1.2. Mạch mã hoá ưu tiên Trongwww.4tech.com.vn bộ mã hoá vừa xét trên, tín hiệu vào tồn tại độc lập, (không có trường hợp có 2 tổ hợp trở lên đồng thời tác động). Bộ mã hoá ưu tiên ra đời để giải quyết trường hợp có nhiều đầu vào tác động đồng thời. Đối với các trường hợp này thì bộ mã hoá ưu tiên chỉ tiến hành mã hoá tín hiệu vào nào có cấp ưu tiên cao nhất ở thời điểm xét. Việc xác định cấp ưu tiên cho mỗi tín hiệu vào là do người thiết kế mạch. Bây giờ ta xét nguyên tắc hoạt động và quá trình thiết kế của bộ mã hoá ưu tiên 9 lối vào, 4 lối ra. 61
Chương 4: Mạch logic tổ hợp Vào Ra Thập phân A B C D L1L2L3L4L5L6L7L8L9 8 4 2 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 x 1 0 0 0 0 0 0 0 0 0 1 0 x x 1 0 0 0 0 0 0 0 0 1 1 x x x 1 0 0 0 0 0 0 1 0 0 x x x x 1 0 0 0 0 0 1 0 1 x x x x x 1 0 0 0 0 1 1 0 x x x x x x 1 0 0 0 1 1 1 x x x x x x x 1 0 1 0 0 0 x x x x x x x x 1 1 0 0 1 Bảng 4-6. Bảng trạng thái của bộ mã hoá ưu tiên Theo đề bài, sự mã hoá thực hiện theo mức độ ưu tiên từ L1 đến L9, khi các tín hiệu cùng tác động thì các tín hiệu có mức ưu tiên thấp không tác dụng, nghĩa là bất kể mức logic của nó là 0 hay 1 đều không ảnh hưởng đến lối ra nên gọi nó là điều kiện tuỳ chọn, ký hiệu là "x". Bảng trạng thái phản ánh yêu cầu thiết kế, mã hoá theo cấp ưu tiên. Từ bảng trạng thái ta có thể viết được biểu thức lối ra như sau: D = 1 tại các lối: + L1 và bằng 0 tại các lối L2, L4, L6, L8 + L3 và bằng 0 tại các lối L4, L6, L8 + L5 và bằng 0 tại các lối L6, L8 + L7 và bằng 0 tại các lối L8 + L9 Nên ta viết được hàm D: D = L1. L2 . L4 . L6. L8 + L3. L4 . L6. L8 + L5. L4 . L6. L8 + L7. L8 + L9 Tương tự như vậy ta viết được hàm của B, C và A như sau: C = L2. L4 . L5 . L8. L9 + L3. L4 . L5 . L8. L9 + L6. L8. L9 + L7. L8 . L9 B= L4. L8. L9 + L5. L8. L9 + L6. L8. L9 + L7. L8 . L9 A = L .Lwww.4tech.com.vn 8 9 Một vài IC thường dùng: 74147 là bộ mã hoá ưu tiên NBCD 4 bit, 74148 là bộ mã hoá ưu tiên NBCD 3 bit. 4.5.2. Bộ giải mã. Mạch điện thực hiện việc chuyển từ mã sang tin tức được gọi là mạch giải mã hoá. 62
Chương 4: Mạch logic tổ hợp 4.5.2.1. Bộ giải mã nhị phân Bộ giải mã nhị phân còn có tên là bộ giải mã "1 từ n", bộ giải mã địa chỉ hoặc bộ chọn địa chỉ nhị phân. Chức năng của nó là lựa chọn duy nhất một lối ra (lấy giá trị 1 hoặc 0), khi tác động tới đầu vào một số nhị phân. Như vậy, nếu số nhị phân là n bit (n lối vào) sẽ n n D0 nhận diện được 2 địa chỉ khác nhau (trên 2 lối ra). A0 Bộ giải D1 Nói khác đi, mạch chọn địa chỉ nhị phân là một mạch A1 mã nhị logic tổ hợp có n lối vào và 2n lối ra, nếu tác động tới phân đầu vào một số nhị phân thì chỉ duy nhất một lối ra An-1 được lựa chọn, lấy giá trị 1 (tích cực cao) hoặc 0 (tích D2n- 1 cực thấp), các lối ra còn lại đều không được lựa chọn, Hình 4-13. Sơ đồ khối của bộ giải mã lấy giá trị 0 hoặc 1. Sơ đồ khối tổng quát của bộ chọn nhị phân địa chỉ nhị phân như chỉ ở hình 4-13. D0 IC 74154 là một bộ chọn địa chỉ nhị phân 4 vào 74154 D 1 D2 16 ra. Ký hiệu logic của nó được chỉ ra ở hình 4-14. Các A0 Vào D3 lối vào E1, E2, hoạt động theo tích cực thấp thường được A1 A D4 A2 sử dụng để mở rộng dung lượng hoặc thay đổi chức năng D5 A3 Lối ra logic của bộ chọn địa chỉ. D6 D 7 Ta có thể mở rộng dung lượng bộ chọn địa chỉ nhị D8 D phân bằng cách ghép các IC có dung lượng nhỏ lại với Vào 9 E1 D10 nhau. điều D khiển 11 E2 D12 4.5.2.2. Mạch giải mã 7 đoạn a) Dụng cụ 7 đoạn Hình 4-14. Ký hiệu logic của IC 74154 Để hiển thị chữ số của một hệ đếm phân bất kỳ, ta có thể dùng dụng cụ 7 đoạn. Cấu tạo của nó như chỉ ở hình 4-15. a Các đoạn được hình thành bằng nhiều loại vật liệu khác nhau, f b nhưng phải có khả năng hiển thị được trong các điều kiện ánh sáng khác nhau và tốc độ chuyển mạch phải đủ lớn. Trong kĩ thuật g e c số, các đoạn thường được dùng là LED hoặc tinh thể lỏng (LCD). d Đối với LED, mỗi đoạn là một Diode phát quang và khi có dòng điện đi qua đủ lớn (5 đến 30 mA) thì đoạn tương ứng sẽ Hình 4-15 Cấu tạo sáng. www.4tech.com.vndụng cụ 7 đoạn sáng Ngoài 7 đoạn sáng chính, mỗi LED cũng có thêm Diode để a hiển thị dấu phân số khi cần thiết. LED có hai loại chính: LED b D Mạch 1 c Anôt chung và Ktốt chung. Do đó, logic của tín hiệu điều khiển C giải mã 2 7 đoạn d hai loại này là ngược nhau. B e A 4 b) Mạch giải mã 7 đoạn 8 f g Nhiệm vụ của ta là phải thiết kế một mạch logic liên hợp với 4 lối vào và 7 lối ra để chuyển mã NBCD thành mã 7 đoạn. Sơ Hình 4-16 Sơ đồ khối của đồ khối tổng quát của bộ giải mã như hình 4-16. Từ hình 4-15 dễ mạch giải mã 7 đoạn sáng 63
Chương 4: Mạch logic tổ hợp nhận thấy rằng, đoạn a sẽ sáng khi hiển thị chữ số : 0 hoặc 2, hoặc 3, hoặc 5, hoặc 7, hoặc 8, hoặc 9. Do đó, ta có thể viết: a = ∑ (0,2,3,5,6,7,8,9). Tương tự, ta có: b = ∑ (0,1,2,3,4,7,8,9), c = ∑ (0,1,3,4,5,6,7,8,9), d = ∑ (0,2,3,5,6,8,9), e = ∑ (0,2,6,8), f = ∑ (0,4,5,6,8,9), g = ∑ (2,3,4,5,6,8,9). IC 7447, 74247 (Anốt chung), 7448 (K chung ), 4511 (CMOS) là các IC giải mã từ NBCD sang thập phân theo phương pháp hiển thị 7 đoạn. 4.6 BỘ HỢP KÊNH VÀ PHÂN KÊNH 4.6.1 Bộ hợp kênh (MUX-Multiplexer) Định nghĩa: Bộ hợp kênh là mạch có 2n lối vào dữ liệu, n lối vào điều khiển, 1 lối vào chọn mạch và 1 lối ra. Tuỳ theo giá trị của n lối vào điều khiển mà lối ra sẽ bằng một trong những giá trị ở lối vào (Xj). Nếu giá trị thập phân của n lối vào điều khiển bằng j thì Y = Xj. Sơ đồ khối của MUX 2n ⇒ 1 (2n lối vào, 1 lối ra) được biểu diễn ở hình 4-17a. Phương trình tín hiệu ra là: Y=+ X (A A A A ) X (A A A A ) 0n1n2i−− 0 1n1n2i −− 0 ++ Xn (A A A A A ) 21− n1−− n2 i 1 0 En X0 X0 X1 MUX X1 n Y 2 ⇒ 1 Y- Lối ra Xj n X Xwww.4tech.com.vn2 -1 j n X2 -1 (b). MUX là một chuyển mạch điện tử An-1 An-2 A0 n lối vào điều khiển (a) Sơ đồ khối Hình 4-17. Bộ hợp kênh MUX 2n ⇒ 1 64